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技术

提高IC设计中数字逻辑速度的六种技巧

本文将介绍可以用来提高芯片设计速度的一些技术和窍门
基于AMD FPGA的PCIE DMA逻辑实现

AMD FPGA自带PCIE硬核，实现了PCIE协议，把串行数据转换为并行的用户数据
在Vitis中通过 PSU DDR 执行MicroBlaze应用

探讨如何在 Zynq UltraScale ZCU104 开发板上通过 PSU DDR 执行 MicroBlaze 应用
以太网 PHY 的功能和选择

以太网 PHY 3具有两个主要功能
Vivado Versal 在连接多个 NOC 的情况下出现写/读访问阻塞

对 Versal 设计使用 Vivado DFX 时出现硬件故障，我怎样才能避免这种情况？
Vivado Hardware Debug技巧 如何在IBERT眼图上添加模板

在Vivado的IP Catelog中找到IBERT，此处以UltraScale Plus系列的GTY为例
JESD204接口调试总结——JESD204C协议的介绍

本入门文章由两部分组成，旨在介绍JESD204C标准，着重说明其与JESD204B的不同之处
Vitis 2022.2 - 在 Ubuntu 22 上调试 XGDB 失败

尝试在装有 Vitis 2022.2 的 Ubuntu 22.x 机器上调试设计时，出现以下错误
计算机视觉六大主要技术介绍

本文将对计算机视觉应用中最为广泛的六大技术进行介绍。
AMD Vitis 调试时，BSP代码的某些行没有被执行，代码乱跳等问题

AMD Vitis 调试代码时，BSP代码的某些应该被执行的行，没有被执行
Versal HBM 系列外部参考时钟设计指南

本文旨在呈现 Versal HBM 器件的外部参考时钟电路要求
医学影像的未来，AI加持实现更快速准确的判断

新冠疫情已基本宣告结束，但其给医疗系统带来的巨大冲击，仍值得我们深思
Zynq 及 Vitis HLS 助力面向声音合成和声学控制的低时延技术

从音频输入到输出，现有的实时数字音频系统很难实现低于 1ms 的时延
Vivado 统一 Web 安装程序：下载和安装过程中无法绕过用户帐户身份验证阶段

当我尝试在机器上安装 Vivado 时，无法通过帐户身份验证检查。为什么会出现此问题?
AMD Xilinx AXI Interrupt Controller 中断优先级

AXI Interrupt Controller支持中断优先级。 在Vivado Block Design中， bit-0连接的中断优先级最高
L、C、X和Ku波段全数字多波段SAR系统的可行性研究

具有超宽模拟带宽的高采样率DAC和ADC是实现全数字多波段SAR系统的关键技术
Versal GTY/GTYP：使用 PRBS 生成器和检查器

本文涵盖了在 Versal GTY 和 GTYP 中使用模式生成器和检查器时对以下操作的限制
在 Versal VCK190 评估套件上使用器件固件升级 (DFU) 执行 USB 辅助启动模式测试

本文将演示如何在 Versal AI Core 系列 VCK190 评估套件上从 USB 辅助启动模式启动 Linux
Kria SoM K26I - GTH 线速率限制

每个模块的 GTH 规格略有不同。相比于商用级 K26C，工业级 K26I 存在一些限制
AMD Xilinx SoC: 定制PetaLinux中的FSBL

客户为AMD Xilinx SoC创建了PetaLinux工程。需要定制PetaLinux中的FSBL