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技术

Versal™ 自适应 SoC 助力 8K 处理 – 为 8K 做好准备(3)

为了获取和传输 8K 视频,接口必须提供 4 倍于其 4K 前代产品的带宽

节省编译时间系列 3:使用增量综合

增量综合的工作方式与增量实现流程相似,但仅适用于综合阶段

显示屏连接:不断发展以满足 8K 标准 – 为 8K 做好准备(2)

音频/视频(A/V)接口是任何显示系统不可或缺的一部分

Vitis HLS L1 库向导快速入门

本文将讲解如何下载 L1 库、查看所有可用功能以及如何在 Vitis HLS GUI 中使用库函数

基于QLS1046-Space的物联网平台让LEO小卫星实现高性能协议

本文将介绍一种新型的小型LEO通信卫星的架构

Digilent Analog Discovery 3产品对比过往产品有着那些差异与优化之处?

我们将详细为读者介绍并比较这两种设备之间存在的许多异同之处

节省编译时间系列 4:利用 Tcl 脚本对编译时间进行剖析

本文介绍了多种自动生成报告的有效途径

在AMD PetaLinux的systemd里启动后台命令的注意事项

由于客户需要,需要在Linux里启动服务,使一个脚本在后台一直运行

Versal GTM如何用tcl命令在IBERT生成QPRBS13序列

关于PRBS13、QPRBS13、PRBS13Q和QPRBS13-CEI的定义

在AMD PetaLinux中添加命令pstree

命令pstree将相关进程以树状图显示,方便查看进程间的关系。

Alveo数据中心加速卡RMA 流程

本文将指导您完成提交 Alveo 卡的 RMA 所需的步骤。

基于AMD SOC的QT应用程序开发

本篇主要介绍如何在AMD的SOC器件上进行QT的开发调试

关于神经网络,你不得不知的三大要点

神经网络是一个具有相连节点层的计算模型,其分层结构与大脑中的神经元网络结构相似

节省编译时间系列 2: 使用增量实现

增量实现自从首次获得支持以来,不断升级演变,在此过程中已添加了多项针对性能和编译时间的增强功能

7 系列FPGA设计使用不同时钟缓冲器的详情

本文介绍了面向7 系列器件系列中不同时钟缓冲器的相关文档所处的位置

Vitis 库流程 - 在 Zynq 裸机设计中使用视觉库 L1 remap 函数的示例

本文演示如何在 Zynq 设计中使用 Vitis 视觉库函数 (remap) 作为 HLS IP

在x86处理器上跑嵌入式应用程序的Software Emulation

在Vitis流程中,编译的目标分为软件仿真,硬件仿真以及硬件

xbutil的使用方法

承接上一篇blog介绍xbmgmt,这次来介绍xbutil的使用方法

F-LIC:基于FPGA的细粒度管道的学习型图像压缩

本文提出一种细粒度流水线结构以实现较高的DSP效率。

具有专用Versal Premium包和HBM包的Versal GTM 112G长距设计相关性能注意事项

本文着重讲解某些包中的 112G 长距 (LR) GTM 操作的通道选择要求