技术

Vitis视频分析SDK是在AMD平台上构建AI驱动的智能视频分析解决方案的完整软件栈

VADJ 引脚是 VITA 57.1 FMC 标准的一部分，承载着从载卡到 I/O 夹层模块的可调节电压等级的电源

本答复记录旨在描述在部分 Versal 自适应 SoC 器件上使用物理不可克隆功能

本文聊聊“RQS_CLOCK-12”时钟设置建议以及它如何帮助达成时序收敛

在2020.1版本之后，u-boot阶段会执行boot.scr来加载后续的kernel和rootfs

本文将介绍可以用来提高芯片设计速度的一些技术和窍门

AMD FPGA自带PCIE硬核，实现了PCIE协议，把串行数据转换为并行的用户数据

以太网 PHY 3具有两个主要功能

在Vivado的IP Catelog中找到IBERT，此处以UltraScale Plus系列的GTY为例

对 Versal 设计使用 Vivado DFX 时出现硬件故障，我怎样才能避免这种情况？

本入门文章由两部分组成，旨在介绍JESD204C标准，着重说明其与JESD204B的不同之处

尝试在装有 Vitis 2022.2 的 Ubuntu 22.x 机器上调试设计时，出现以下错误

本文将对计算机视觉应用中最为广泛的六大技术进行介绍。

AMD Vitis 调试代码时，BSP代码的某些应该被执行的行，没有被执行

当我尝试在机器上安装 Vivado 时，无法通过帐户身份验证检查。为什么会出现此问题?

AXI Interrupt Controller支持中断优先级。 在Vivado Block Design中， bit-0连接的中断优先级最高

具有超宽模拟带宽的高采样率DAC和ADC是实现全数字多波段SAR系统的关键技术

本文涵盖了在 Versal GTY 和 GTYP 中使用模式生成器和检查器时对以下操作的限制

本文将演示如何在 Versal AI Core 系列 VCK190 评估套件上从 USB 辅助启动模式启动 Linux

每个模块的 GTH 规格略有不同。相比于商用级 K26C，工业级 K26I 存在一些限制