技术

本文旨在呈现使用 DDR4、LPDDR4 或 LPDDR4X 存储器控制器的 Versal ACAP 器件的外部参考时钟电路要求

通过 IP integrator 选中多个 NoC site 时，不会在整个实现过程中遵循这些约束

当使用第三方综合器比如 Synopsys® Synplify Pro或Mentor® Graphics Precision 来综合

如果 route_design 多次运行且在硬件中不切换路径

AMD Xilinx K26支持Ubuntu。从ubuntu amd-xilinx下载映像后，把image烧入到TF卡

安装 XRT 需要一分多钟时间，因为它需要时间来编译驱动程序

适用于 SSIT 的 Versal Fmax 取决于时钟拓扑结构扩展范围

本文展示如何设计一个简单的图像处理应用程序，该应用程序平行处理两个摄像头。

VCU与DDR连接的AXI Interconnect的位宽是32-bit。 建议改为64-bit或者128-bit

时序约束出现时序违例(Slack为负数)，如何处理？

使用“时钟校准去歪斜”时，在 Vivado 中会显示下列消息以指明是否启用该功能特性

在本教程中，旨在加深对深度学习和 FPGA 的理解

最近有客户反馈，U-Boot 2020.2 启动有问题

Versal SYSMON 是通过 Vivado 中的 CIPS GUI 来配置的。您可以通过寄存器存取来对 SYSMON 进行寻址

本文演示了在Vitis™ 中对 Linux 应用程序开发的过程中如何使用外部库

EtherCAT现场总线协议是由德国倍福公司在2003年提出的，该通讯协议拓扑结构十分灵活，数据传输速度快

本文将演示如何在 IP integrator 内使用 CIPS Wizard 设置“System Monitor”（系统监控器）

在Versal Advanced IO Wizard中，所包含的PLL的去歪斜电路可能导致数据速率较高时出现建立时间

深度学习处理器 (DPU) 是一个专为深度神经网络而优化的可编程引擎。它由一组可参数化的 IP 核组成

串行通信技术(Serial Communication)，是指通信双方按位bit进行，遵守时序的一种通信方式