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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事

技术

Versal 系统监控器使用简介

本文将演示如何在 IP integrator 内使用 CIPS Wizard 设置“System Monitor”(系统监控器)

基于AMD器件的EtherCAT从站方案

EtherCAT现场总线协议是由德国倍福公司在2003年提出的,该通讯协议拓扑结构十分灵活,数据传输速度快

Versal Advanced IO Wizard - 部分配置存在时序收敛问题

在Versal Advanced IO Wizard中,所包含的PLL的去歪斜电路可能导致数据速率较高时出现建立时间

Vitis AI 工具概述

深度学习处理器 (DPU) 是一个专为深度神经网络而优化的可编程引擎。它由一组可参数化的 IP 核组成

USB、UART、TTL、RS232串口通信知识点

串行通信技术(Serial Communication),是指通信双方按位bit进行,遵守时序的一种通信方式

VCK5000运行Vitis-AI 3.0 WeGO实时量化演示

VCK5000在vitis ai 3.0对应的shell版本为xilinx-vck5000-gen4x8-qdma-base_2

Zynq UltraScale+ MPSoC视频编解码单元 (VCU) : GStreamer 支持哪些视频格式?

该问题实际有几个方面,其中包括硬件、软件和 ZCU106 VCU TRD 等。

你知道,JTAG接口如何正确使用吗?JTAG接口不支持热插拔,不正确的JTAG安插方法容易导致硬件是损坏
Xilinx Zynq7035 PL SFP光口通信例程

本文主要介绍说明XQ6657Z35-EVM 高速数据处理评估板例程的功能、使用步骤以及各个例程的运行效果

Vitis IDE Git 集成快速入门

本文将探讨如何在 Vitis™ 中使用 Git 集成以及如何使用团队操作来共享 Vitis 工程

通信中dBFS、dBm、dBV、dBW、0dB、-3dB的定义

dBV(V大写),dBu(u小写),是模拟音频时代最常用到的两个单位。

Vitis 软件平台安装

Vitis软件平台由适用于交互式工程开发的集成设计环境和适用于脚本化或手动应用开发的命令行工具组成

关于HLS IP无法编译解决方案Xilinx平台的Vivado HLS 和 Vitis HLS 使用的 export_ip 命令会无法导出 IP
AMD FPGA的SelectMAP加载模式

在不带内置ARM核的AMD FPGA产品系列中,FPGA的程序加载方式并没有发生大的变化

GFLOPS和GMACS概念

FLOPS是Floating-point Operations Per Second每秒所执行的浮点运算次数的英文缩写

如何减少 OSERDES 的 CLK - CLKDIV 与 IDDR 的CLK 及 CLK - CLK_B 之间的歪斜

本文就帮助解决歪斜违规问题提供几个解决方案

Vitis-Vivado 强制JTAG模式烧录QSPI方法

本教程提供 VITIS 2021.1 QSPI-FLASH 下载方法如下

为什么需要HBM?

在数据中心和边缘运行的技术,如 AI 和视觉,具有与之相关的巨大内存和计算要求

Versal: JTAG TDO

本文则着重探讨 JTAG TDO 用例

ZYNQ与DSP之间EMIF16通信

本文主要介绍说明XQ6657Z35-EVM 高速数据处理评估板ZYNQ与DSP之间EMIF16通信的功能