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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事

技术

AMD-Xilinx MPSoC的Watchdog在Linux中使用的简明教程

AMD-Xilinx MPSoC的器件里,提供了内置的Watchdog

VERSAL CPM AXI bridge模式的地址转换

Versal 系列的DMA axi bridge模式可以在PL的QDMA IP或者在CPM的QDMA IP中选中

Versal ACAP XPE 设计咨询 - 电源排序更改

在某些情况下,部分 VCCO 能与该序列中的其它电源轨共享

如何使用 Vivado 来计算器件的封装飞行时间?

本文介绍如何使用Vivado计算器件的封装延迟/封装飞行时间?

MIG 7 系列 - 内部/外部 VREF 指南

对于7 系列 MIG DDR3 设计中须使用内部 VREF 或外部 VREF 的情形,是否有指南?

如何使用Xilinx的PCIE IP来产生读写请求

通常我们都会用Modelsim、Questa等工具对工程进行仿真验证

软件定义的直接射频同步采样多频段/多业务收发器

传统的射频收发器采用的是外差式结构。发射或接收的模拟射频信号通过带有本地振荡器的混频器

如何使用1G/10G/25GSwitching以太网IP切换速率

本文介绍1G/10G/25G Switching以太网IP的手动和自动两种切换速率的原理和方法

JESD204B 链路中断时的基本调试技巧

本文旨在提供发生 JESD204B 链路中断情况下的调试技巧简介

如何在Vivado中对RTL源文件进行加密

本文介绍在使用源文件加密时的一些基本概念以及一些常见的问题

高速ADC噪声系数计算方法

今天给大家分享下高速ADC噪声系数计算方法

基于FPGA的目标检测网络加速电路设计

目前主流的目标检测算法都是用CNN来提取数据特征,而CNN的计算复杂度比传统算 法高出很多

在 ZCU106 开发板上的仅限 TX 的设计内实现UHD-SDITX 子系统

本文将侧重于概述如何以 ZCU106 开发板为目标,创建和运行仅限 TX 的设计

实现高速收发器TX通道间相位对齐的方法

本文将介绍两种实现相位对齐的方法,可适用于US系列和US Plus系列的GTH和GTY器件

Xilinx FPGA电源设计及注意事项

本文中主要以MP5650为例,来叙述把PGOOD引脚级联至使能引脚来实现排序。

FPGA ISP Bayer与常见颜色空间转换

本文简单介绍几种常见的图像格式以及Xilinx FPGA实现方式。

可编程器件的安全和防篡改挑战

本文分析了FPGA可能暴露的主要漏洞,并介绍了可编程器件制造商所采用的作为防篡改措施的技术。

几种常见的关于SEM IP的冲突

SEM IP是一种比较特殊的IP。它的基本工作就是不停地后台扫描检测FPGA配置RAM中的数据

关于ADC的一些讨论

为确保系统满足所需的精度规范,透彻了解不同的误差源非常重要

Vitis™ 库通过搭载 AI 引擎的 Versal™ 器件为优质医学成像提速

尽管超声波技术能提供显著优势,但医疗设备制造商正发现