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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事

技术

PCI-Express总线传输效率提升的技术分析

高速差分PCI-Express 总线的应用场景越来越广阔,为了提高总线上数据传输的效率

什么是 ASIC 设计?利用仿真及 Verilog、VHDL 和 SystemC 代码生成进行 ASIC 设计

ASIC 设计是开发复杂电子系统的过程。该系统可制造成特殊用途的半导体设备

机器视觉在自动化领域的发展趋势有哪些?

本文介绍机器视觉在自动化领域的一些发展趋势

傅里叶变换、拉氏变换、z变换的含义

fourier变换是将连续的时间域信号转变到频率域

傅里叶级数的数学推导,小白必看!

傅里叶级数在数论、组合数学、信号处理、概率论、统计学、密码学、声学、光学等领域都有着广泛的应用

AMD Versal系列FPGA NoC介绍及实战

NoC是相对于SoC的新一代片上互连技术,从计算机发展的历史可以看到NoC 必将是SoC 之后的下一代主流技术

AMD ZCU106 U-Boot 2023.1 Open Source Flow 编译的缺少“gnutls/gnutls.h”错误

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Vitis 库流程:视觉 L1 重映射函数 Zynq baremetal 设计实例

本文展示了在AMD Zynq设计中,如何用 Vitis Vision Library中的函数导出一个 IP

这7种PLC协议 你一定经常见到

本文介绍协议之间的一些关键差异和对每种协议进行简要说明

DDR5这么快,为啥还能那么稳?

内存的稳定性,离不开RAS功能。提起RAS,熟悉DDR的小伙伴们一定记得行地址选通信号

时序约束连载04~随路时钟

本文讲一下随路时钟,什么是随路的时钟呢?

时序约束连载03~约束步骤总结

本小节对时序约束做最终的总结

FIFO和RAM,到底用哪个?

在FPGA的设计中的,内部的FIFO和RAM是两种非常常见的存储单元

实测780MB/s!基于RK3568J与FPGA的PCIe通信案例详解

本文介绍基于瑞芯微RK3568J与Xilinx Artix-7的PCIe高速通信案例

时序约束连载02~时序例外

本文继续讲解时序约束的第四大步骤——时序例外

如何在 Advanced IO Wizard (XPHY) 中使用 XPIO_VREF

SelectIO架构手册 AM010 描述了如何使用 XPIO_VREF原语来调整 Internal Vref

时序约束连载01~output delay约束

本文将详细介绍输出延时的概念、场景分类、约束参数获取方法以及约束方法

Versal:HDIO OBUFT 和 IOBUF 三态时序影响

本文则着重探讨 HDIO OBUFT 和 IOBUF 用例