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针对卷积神经网络(CNN)在通用CPU以及GPU平台上推断速度慢、功耗大的问题，采用FPGA平台设计了并行化的卷积神经网络推断系统。通过运算资源重用、并行处理数据和流水线设计，并利用全连接层的稀疏性设计稀疏矩阵乘法器，大大提高运算速度，减少资源的使用

作为Python的官方第三方软件存储库PyPI，目前已将超过222,000个项目收纳囊中，PYNQ作为一款将Python开发语言与FPGA硬件设计完美衔接的产品，自然也是迫不及待地入住PyPI。点开PyPI主页面搜索PYNQ，可以看到已经有边缘PYNQ, Alveo板卡

神经网络中涉及到大量的张量运算，比如卷积，矩阵乘法，向量点乘，求和等。神经网络加速器就是针对张量运算来设计的。一个神经网络加速器通常都包含一个张量计算阵列，以及数据收发控制，共同来完成诸如矩阵乘法，卷积等计算任务

Vivado设计有工程和非工程两种模式：工程模式是使用Vivado Design Suite自动管理设计源文件、设计配置和结果，使用图形化Vivado集成设计环境(IDE)交互式处理设计。工程模式下，既可以通过图像界面下操作（GUI操作，鼠标操作），也可以通过运行Tcl脚本的方式在Vivado Tcl shell 中运行。

用机器视觉技术取代人工，可以提供生产效率和产品质量，因此机器视觉技术广泛应用于工业检测（机械零部件的尺寸和位置测量）、机器人视觉、人脸识别、车牌识别、自动光学检查、无人驾驶汽车、追踪定位等领域

ZYNQ中包含了两个部分，双核的arm和FPGA。根据XILINX提供的手册，arm模块被称为PS,而FPGA模块被称为PL。ZYNQ内部包含PS和PL两部分，ZYNQ开发有一下四种方式

当调制方式为16-AQM,64-QAM和256-QAM时需要做位交织，交织的目的是将突发的错误分散开来，把一个较长的突发差错离散成随机差错，再用随机差错的编码(FEC)等信道编码技术消除随机差错，提高通信的可靠性。交织的越深，抗突发错误的能力也越强

学艺不精的后果就在于：学而不思则罔。圣人太厉害了，总结得很到位。比如最近项目中涉及到浮点和定点的转换，自己就有点蒙，边看边实验，还算理解了，作文以记之

最近有朋友问，公众号为什么起名叫网络交换FPGA？今天这篇文章就来回答一下。我们将从网络交换的历史讲起，也正如机器学习也赶上了ASIC工艺发展才引起革命性的变化一样。技术发展的历程中，总有那些看似不相关的技术结合起来，结果导致翻天覆地的变化

近来，几乎每个赛灵思 IP 都使用 AXI 接口。Zynq®、Zynq MP、MicroBlaze™ 和全新的 Versal™ 处理器都无一例外使用 AXI 接口。因此，AXI 接口已成为几乎所有新的赛灵思器件设计中不可或缺的一部分。充分了解其基础知识对于赛灵思器件的设计和调试都很有帮助。本篇博文将介绍赛灵思器件上的 AXI3/AXI4 的相关基础知识。

Xilinx Floating-Point IP

对数字信号的比特进行随机处理，减少连0和连1的出现，从而减少码间干扰和抖动，方便接收端的时钟提取；同时又扩展了基带信号频谱，起到加密的效果。为了保证在任何情况下进入传输信道的数据码流中“0”与“1”的概率都能基本相等，传输系统会用一个伪随机序列对输入的传送码流进行扰乱处理，将二进制数字信息做“随机化”处理

Pblock是对一些逻辑实行物理上的约束，即把一些逻辑绑定到FPGA上固定的资源区域内。它是优化走线，改善时序的一种很重要方法。Pblock的大小限定了该逻辑单元使用的FPGA资源，pblock的位置限定了逻辑单元在FPGA中的位置。通常一个pblock大小不要超过总设计资源的20%。如果pblock占比资源很大，就要将一个pblock划分给更底层的逻辑

本文深维科技联合创始人兼CEO樊平详细剖析了图片加速的必要性、当前实际的图片解决方案与部署方式以及如何通过FPGA+CPU异构计算的方案维护用户体验与服务成本新平衡。

做深度学习加速器已经两年了，从RTL设计到仿真验证，以及相应的去了解了Linux驱动，深度学习压缩方法等等。今天来捋一捋AI加速器都涉及到哪些领域，需要哪些方面的知识。可以用于AI加速器的主要有三种不同架构的器件种类：CPU，GPU，AI芯片/FPGA。

关键内容提要：

（1） FPGA IO命名方式；

（2） FPGA的上电时序

今天想和大家一起聊聊FPGA的IO。

Xilinx FFT IP介绍：缩放因子等参数应该注意的matlab数据比对细节。

从 2019.2 版开始，赛灵思 SDK 开发环境已统一整合到全功能一体化的 Vitis™ 统一软件平台中。尊敬的 SDK 用户，您只需轻点几下鼠标即可体验这一功能丰富的工具！

由于XDC约束是按顺序应用的，并且基于明确的优先级规则进行优先级排序，因此必须仔细检查约束的顺序。如果多个物理约束发生冲突，则最新约束将获胜。 例如，如果通过多个XDC文件为I / O端口分配了不同的位置（LOC），则分配给该端口的最新位置优先。

在OpenCL中提供的存储模型中，有如下几种Memory类型。Host Memory：Host Memory指的是连接在主板上的内存条，仅供host进行数据读取。Off-Chip Global memory：Off-Chip Global memory 指的是在FPGA板卡上通过硬件与FPGA芯片连接的内存条。数据存取所花费的时间相对较长，但是容量相对较大。