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时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束。

许多 FPGA 设计都难以达成所期望的性能目标。原因不尽相同，以下列出的只是其中部分可能的原因：未遵循 UltraFast 设计方法；时序约束不良；过高资源利用率；控制集过多；未采用最优化时钟设置；逻辑层次过多，难以达成目标性能；布局规划不良；布线拥塞；因约束导致工具优化受限。

前一篇文章《Python 中如何实现参数化测试？》中，我提到了在 Python 中实现参数化测试的几个库，并留下一个问题：它们是如何做到把一个方法变成多个方法，并且将每个方法与相应的参数绑定起来的呢？我们再提炼一下，原问题等于是：在一个类中，如何使用装饰器把一个类方法变成多个类方法（或者产生类似的效果）？

随着USB接口的越来越普及，现在几乎所有的接口都可以转换成USB接口，本文主要介绍一下Xilinx FPGA的JTAG接口转换成USB接口的方案。

Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的；在运行速度、算法优化和功能整合等很多方面都有了显著地改进。

AXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展接口，AXI4.0-stream是ARM公司和Xilinx公司一起提出，主要用在FPGA进行以数据为主导的大量数据的传输应用。

状态机是许多数字系统的核心部件，是一类重要的时序逻辑电路。通常包括三个部分：一是下一个状态的逻辑电路，二是存储状态机当前状态的时序逻辑电路，三是输出组合逻辑电路。

本文主要介绍FPGA选型时的速度等级这个参数。大家在进行FPGA选型时都会看见一个参数：Speed Grade，这就是芯片的速度等级。

典型的时序模型如下图所示，一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径，也可以表示为触发器+组合逻辑+触发器的模型。

本文主要介绍Xilinx FPGA的FMC接口。Xilinx FPGA的FMC是FPGA Mezzanine Card的简称。FMC分为处理引擎(载卡)和I/O引擎(FMC模块)两大部分。

有多种类型的时序违例可归类为脉冲宽度违例：最大偏差违例；最小周期违例；最大周期违例；低脉冲宽度违例；高脉冲宽度违例。

什么是时序约束？泛泛来说，就是我们告诉软件（Vivado、ISE等）从哪个pin输入信号，输入信号要延迟多长时间，时钟周期是多少，让软件PAR(Place and Route)后的电路能够满足我们的要求。因此如果我们不加时序约束，软件是无法得知我们的时钟周期是多少，PAR后的结果是不会提示时序警告的。

“要养成良好的Verilog代码风格，要先有硬件电路框图之后再写代码的习惯，设计出良好的时序，这样才能在FPGA开发或者ASIC设计中起到事半功倍的效果，否则会事倍功半。”

本文想针对测试中一种很常见的测试场景，即参数化测试，继续聊聊关于测试的话题，并尝试将这几个测试框架串联起来，做一个横向的比对，加深理解。

有多种类型的时序违例可归类为脉冲宽度违例：最大偏差违例；最小周期违例；最大周期违例；低脉冲宽度违例；高脉冲宽度违例。

回想一下平时我们常用的复位方式：1.首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况；2.最好有个复位的按键，在调试时按一下复位键就可以全局复位了；3.也许是同步复位，也许是异步复位，不同的工程师可能有不同的方案。

同步时序逻辑电路的特点：电路中所有的触发器都是与同一个时钟或者该时钟的衍生时钟驱动，而且当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下 一个时钟脉冲的到来，此时无论外部输入有无变化，寄存器状态都是稳定的。

在 Python 中，没有可以在运行时简化函数定义的语法糖。然而，这并不意味着它就不可能，或者是难以实现。

10G以太网光口与高速串行接口的使用越来越普遍，本文拟通过一个简单的回环实验，来说明在常见的接口调试中需要注意的事项。各种Xilinx FPGA接口学习的秘诀：Example Design。欢迎探讨。

XDC 是 Xilinx Design Constraints 的简写，但其基础语法来源于业界统一的约束规范SDC。XDC 在本质上就是 Tcl 语言，但其仅支持基本的 Tcl 语法如变量、列表和运算符等等，对其它复杂的循环以及文件 I/O 等语法可以通过在 Vivado 中 source 一个 Tcl 文件的方式来补充。