视频

本视频介绍了一些关于XRT的要点

本视频重点介绍如何在命令行模式下将DPU 作为 HLS 内核与 Vitis 2020.2 和 Vitis AI 1.3 集成。

视频首先简要介绍 Vitis AI，然后逐步介绍 Vitis AI 1.3 工具的端到端使用。

配备业界首个自适应计算加速平台（ACAP）的 Xilinx Versal AI Core 系列 VCK190 评估套件和 Versal Prime 系列 VMK180 评估套件现已推出。

通过介绍构建硬件组件、自定义软件组件以及创建 Vitis 和 Vitis AI 就绪平台的要求和步骤，专注于如何在自定义嵌入式平台上启用 Vitis AI。

本视频重点介绍了 Vivado 设计套件 2020.2 版本中的新增功能，包括对操作系统以及器件的支持情况，还有高层次增强功能，以及各种功能改进以加速设计集成、实现和验证的过程。

需要使用 Vitis 可扩展平台才能启用 Vitis 加速功能。本视频将引导您完成创建 Vitis 嵌入式平台，并向您展示如何创建自定义平台。

利用 Vitis 释放新的设计体验，并利用 Xilinx 自适应平台的强大功能实现边缘到云的部署。

一直以来，FPGA 只能用硬件描述语言（RTL）编程 —— 真的是这样吗？未必！！参加 Xilinx Adapt: SW & AI （1 月 7 日 - 8 日） ，了解赛灵思如何在包括 TensorFlow 和 PyTorch 在内的流行软件开发平台中支持 AI/ML 加速的。

InAccel 的 Accelerated Machine Learning Studio（AML）是一个完全集成的框架，可在不更改代码的情况下加速 C / C ++、Python、Java 和 Scala 应用。

观看 Zynq-7000 安全设计的演示，了解我们独特的功能安全方法。
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Xilinx AML WLM 解决方案加快了筛选人员、组织和司法管辖区的在线筛选处理速度，从几分钟到毫秒。

地理图像分析管道处理比 CPU / GPU 解决方案快 500 倍。

每美元的可视搜索吞吐量比 Amazon EC2 G4 实例快 10 倍。

使用 Bigstream 将 Apache Spark 工作负载加速多达 10 倍

详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的系统与硬件架构。 在详细了解硬件架构之前，先大概了解一下系统架构。 最后将介绍用于启动参考设计的资源。

详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。 首先，我们将讨论 Xilinx 视频和连接 IP 支持堆栈， 接着，视频将描述 VCU ROI 应用程序的软件堆栈，并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。 最后将介绍用于启动参考设计的资源。

了解如何使用 Zynq UltraScale + MPSoC 视频编解码器单元 (VCU) 中实现的基于感兴趣区域（ROI）的编码来最大化广播带宽。 我们将从广播带宽问题的简短讨论开始， 然后展示使用 Xilinx 视频编解码器单元，将基于区域的编码作为解决方案。

本视频为大家详细介绍了 Vitis 加速库，讲解库的构成和分类，以及如何在 Vitis 开发环境及 Xilinx 硬件平台上分层应用最适合的 Vitis 加速库。我们还会以 Alveo U50 加速卡为例，选取 Vitis 加速库中的一个压缩算法 Zlib 为例，详细介绍算法的构成、性能，并实例展示如何在 U50 板卡上实现 Vitis Zlib 算法库。

在 SC20 超级计算虚拟会议上，Xilinx 将进行一项技术演示，展示将 Xilinx Alveo 加速器卡集成到 AMD ROCm 运行时堆栈中。该技术预演基于 AMD 在高性能计算技术方面的领先地位，特别是利用用户模式排队和共享虚拟内存，可为 Alveo 加速器提供直接、低延迟的工作分配。