FPGA 开发圈 | 电子创新网

Xilinx数据中心 IP

Xilinx 面向数据中心的 SmartCORE IP 与 LogiCORE™ IP不仅有备有文件的、业经验证的 IP 核（可执行包括流量管理、数据包处理、TCP 卸载、密码、压缩和安全在内的复杂网络功能），而且还有包括 1G/10G/40G/100G 以太网 MAC、PCIe 2 代及 3 代、XAUI/XLAUI/CAUI、串行快速 I/O、SATA 和 SAS 在内的所有重要 I/O 接口... 阅读详情

2019-05-23 | IP

【分享】为MPSoC编译Android 8的主要流程和命令

为MPSoC编译Android 8的主要流程和命令

2019-05-22 | MPSoC, Android-8

在Vivado HLS2018.2中使用xfOpenCV

本来写了一篇关于在HLS中使用xfOpenCV的记录，一步一步，但不小心删掉了。只能重新大致回忆下，肯定没有之前的全面。

2019-05-22 | xfOpenCV, Vivado HLS

详解FPGA的串口通讯（UART）

UART作为异步串口通信协议的一种，工作原理是将传输数据的每个字符一位接一位地传输。其中每一位(Bit)的意义如下：

2019-05-22 | FPGA, UART, 串口通讯

Xilinx灵活应变的数据中心

过去 10 年来，云计算成为在全球范围内出现的的一个新兴市场，通过因特网为全球数十亿用户提供计算服务。云计算趋势的发展反映出人们使用计算机方式的根本变化。云技术可为企业提供新的方式，将任务从本地 IT 基础架构转移到优化的远程计算集群，同时也交到云服务供应商的手中

2019-05-22 | 云计算

【干货分享】同步电路分析---异步和同步电路的区别（二）

电路的核心逻辑是组合电路，比如异步的FIFO/RAM读写信号、地址译码信号等电路；电路的输出不依赖于某一个时钟，也就说不是由时钟信号驱动触发器产生的；异步电路非常容易产生毛刺，且易受环境的影响，不利于器件的移植；

2019-05-22 | 同步电路, 异步电路

数字化转型FPGA当道？——独家专访赛灵思细分核心市场副总裁Yousef Khalilollah

数字化转型进入加速期，需要高效且灵活应变的系统，异构计算将大行其道，而FPGA堪当重任。IDC预计，到2021年至少50%的全球GDP将会是数字化的，中国数字经济的比重将超过55%。这表明数字化转型不再只是一个热词，已然进入加速期，全球也将进入数字经济时代。

2019-05-21 | FPGA, AI技术, 赛灵思

【分享】安装petalinux需要的软件包遇到错误，“requested an impossible situation”

在Ubuntu 16.04下，安装petalinux需要的软件包遇到错误，“requested an impossible situation”。安装Ubuntu 16.04时，选择的地区是上海。据说选择香港不会有这个问题。

2019-05-21 | Petalinux

学会Zynq（7）中断系统简介

本文简单介绍Zynq的中断系统和中断控制器。Zynq的PS部分基于ARM架构，使用了两个Cortex-A9处理器（CPU）以及GIC pl390中断控制器（单核Zynq则只有一个GIC）。GIC是通用中断控制器（Generic Interrupt Controller）的简称。双核的中断系统框图如下

2019-05-21 | Zynq, 中断系统

RAM初始化的下板验证（Xilinx）

本实验基于xilinx ARTIX-7芯片验证实现，有时间有兴趣的朋友可在其他FPGA芯片上实现验证。

2019-05-21 | Xilinx

Xilinx公司改进AI芯片策略：值得关注的不仅仅是神经网络

Xilinx公司希望引发开发人员在神经网络性能之外关注更多重要指标，从而在面向机器学习推理任务的半导体市场当中占据可观的市场份额。毕竟，芯片的最终目标在于支持应用，而不仅仅是神经网络本身

2019-05-21 | AI芯片, 神经网络

赛灵思副总裁唐晓蕾：如何依据核“芯”力量打造灵活应变的智能世界

5月9日至5月11日，2019年全球人工智能产品应用博览会在苏州国际博览中心成功召开。大会现场，赛灵思大中华区销售副总裁唐晓蕾发表了《赛灵思：赋能中国“智”造的核“芯”力量》，结合当前AI赋能万物的发展现状，从赛灵思的行业领导地位、赛灵思ACAP的赋能价值、产品的应用领域、以及赛灵思的使命等方面分别进行了全面阐述

2019-05-20 | 唐晓蕾, 人工智能, ACAP

Xilinx ZYNQ UltraScale+ MPSoC应用专栏系列连载[第四篇]相机和接口板

连载[第三篇]讲过，要设计一块接口板和Xilinx官方开发板ZCU104对接来做验证。接口板有两块，分别是相机板和扩展板，相机板搭载Sony IMX172/117传感器；接口板包括FMC插座、万兆以太网SFP+接口、千兆以太网PHY接口和若干引出的IO（可用作MIPI DSI、LVDS显示屏）等

2019-05-20 | ZCU104

Xilinx verilog语法技巧——RAM的初始化

RAM可以通过以下方式初始化： 1，在HDL源代码中指定RAM初始内容； 2，在外部数据文件中指定RAM初始内容。

2019-05-20 | RAM, Verilog

如何查找 Xilinx 授权分销商？

什么时候我希望通过 Xilinx 分销商购买，而不直接通过 Xilinx 在线商店？如何查找 Xilinx 授权分销商？

2019-05-20 | Xilinx, 分销商

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer