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Xilinx的原语OSERDESE2是一种专用的并-串转换器，每个OSERDESE2模块都包括一个专用串行化程序用于数据和3状态控制。数据和3状态序列化程序都可以工作在SDR和DDR模式。

在FPGA设计中，我们经常需要用寄存器来寄存某些“数量类”的变量，比如FIFO的深度啦、或者计数器的最大值啦；又或者输入输出信号也需要将位宽用parameter参数化以便更好的调用等。

一个完整的通信系统，是十分庞大的，没有几百上千人，在短时间内是做不好的。本文仅仅针对5G NR中的基带算法部分，做一个简单梳理。

本系列文章基于xilinx三速以太网IP进行学习介绍。本文重点对以太网帧结构进行介绍。

大家都知道FPGA这玩意是老美搞出来的，所以很多术语都是翻译自英语。接下来就看几个在日常的技术文档中常见的拼写错误吧。

理解一个IP的用法，最好的办法就是打开官方的Example Design。 所以本文首先介绍Example Design，然后再替换成我们自己的收发测试模块，对比印证学习，差不多就能勉强把GTX给玩起来了。

首先回想一下，在平常的设计中我们是不是经常采用同步复位或者异步复位的写法，这一写法似乎都已经形成了肌肉记忆----每次我们写always块的时候总是会对所有的寄存器写一个复位赋初值的语句。

作为一名初学者，也曾被GTX一堆信号搞得头晕脑胀，在学习了各位大佬的文章后，结合自己的理解和实践，整理这一系列快速上手的GTX使用教程。

IBUFDS、和OBUFDS都是差分信号缓冲器，用于不同电平接口之间的缓冲和转换。IBUFDS 用于差分输入，OBUFDS用于差分输出。

复位与初始化部分其实还挺复杂，还好GTX已经帮我们做好了，不想麻烦的直接跳到文末看结论~~~不过了解下也挺有意思的~~

模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核，可实现重复利用，避免重复造轮子，大幅提高我们的开发效率。

时钟就是脉搏，能否工作全靠它！话不多说，直接上干货！文中全部使用GTX代指GT Transceiver，同样适用于GTH。

面积通常指一个设计消耗FPGA/CPLD的逻辑资源的数量，通常用可消耗的FF（触发器）和LUT（查找表）来衡量。速度指设计在芯片上稳定运行所能达到的最高频率，这个频率由设计的时序状况来决定，以及设计满足的时钟要求

理解GTX的必备姿势，学起来！

FIFO最常被用来解决写、读不匹配的问题（时钟、位宽），总结下来，其实FIFO最大的作用就是缓冲。既然是缓冲，那么就要知道这个缓存的空间到底需要多大。

对于AXI4-FULL总线时，握手信号共有5路，包括写地址，写数据，写应答，读地址，读数据。当主机burst写时，每发起一次猝发交易，需要有一笔应答对应。

多看一些example design之后，你就会发现都是熟悉的配方~

可能很多FPGA初学者在刚开始学习FPGA设计的时候，经常听到类似于”这个信号需要打一拍、打两拍（寄存），以防止亚稳态问题的产生“这种话，但是对这个打拍和亚稳态问题还是一知半解，接下来结合一些资料谈下自己的理解。

在搭建完Block Design以及硬件代码后，生成bit；bit文件生成成功后，点击Export Hardware，导出xsa文件：（xsa做连接使用）

开门见山的说，跟DDR/PCIE/GTX这种复杂的IP相比，Aurora配置那是相当的简单。走着。