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两个AXIStream接口类型的IP核之间有时候需要加入一个Video(具有HS\VS)接口的IP核，这就需要将AXIStream类型的数据转换为Video类型，通过Video接口的IP核之后，又要将Video接口转换为AXIStream

采用FPGA的CARRY4进位单元，每个CARRY4的COUT连接到下一个CARRY4的CIN，这样级联起来，形成延时链；每个COUT做为抽头输出到触发器，通过本地时钟进行数据采样

对FPGA而言，时钟就是脉搏，必须理解透彻！

在我之前写的FPGA时序约束教程中，有一篇中讲到了虚拟时钟，但文中对虚拟时钟的应用介绍的还不够详细，因此这里我们再对虚拟时钟做一个更加细致的介绍。

DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。所谓同步，是指DDR3数据的读取写入是按时钟同步的

Xilinx FPGA MicroBlaze使用AXI 1G/2.5G Ethernet Subsystem（= Tri Mode Ethernet MAC + AXI Ethernet Buffer）以太网IP核驱动RTL8211FD千兆网口，并使用lwip2.1.2协议栈建立http服务器，支持IPv6

在IBERT测试中需要注意的有以下两个要点

从官网能够很轻松的下载到vitis的安装包，可以下载Installer进行自动下载安装，也可以下载整个文件的压缩包，通过其中的setup进行安装。

Petalinux2020.01 内核DMA驱动调试过程分享

对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。

添加了DDR3内存以后，程序既可以运行在BRAM里面，也可以运行在DDR3内存里面。但如果运行在DDR3内存里面，固化起来会比较麻烦，需要借助SREC SPI Bootloader。

本篇博文是面向希望学习 Xilinx System Generator for DSP 入门知识的新手的系列博文第一讲。其中提供了有关执行下列操作的分步操作方法指南。

对FPGA进行上板调试时，使用最多的是SignalTap，但SignalTap主要用来抓取信号时序，当需要发送信号到FPGA时，Jtag Master可以发挥很好的作用，可以通过Jtag Master对FPGA进行读写测试

FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我们可以通过调IP Core的方式或者原语的方式来进行乘法操作。在里面可以设置有符号还是无符号数乘法。

当选择为none，综合器优化的最少，当选择为full时，综合器优化的最多，选择rebuilt时，工具自动选择一个折中的方案，对当前工程做优化。如果在rebuilt的选项不希望一些信号被优化，则可以调用原语进行约束。

这些实践旨在为用户提供快速入门指导，帮助其简要了解工具流程原理。我们选择了一项非常简单的设计，便于读者理解流程中的不同步骤。

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。

本文以浮点数Floating-point IP核将定点数转换为浮点数为例，详细讲解AXI DMA IP核的使用方法。

Xilinx Vitis 2020.1里面运行C程序时提示找不到microblaze_0

eFUSE 具备一次性可编程特性，即只要使用特定密钥将“熔丝 (FUSE)”熔断，就无法再使用任何其他密钥对其进行编程。在本文中，我们将探讨有关 AES 密钥验证步骤的内容，当您在器件上以物理方式对 eFUSE 密钥进行编程时应遵循这些验证步骤进行操作。