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基于ZYNQ的multiBoot测试

对于我们使用Xilinx或其他的成熟IP而言，IP相当于一个黑匣子，内部实现的逻辑功能我们知道，但是控制不了，只能默认OK；一般而言，成熟IP都是经过反复验证和使用，确实没有什么问题。所以，IP能不能用，首先要做的就是确保时钟和复位。

使用Jtag Master调试FPGA程序时用到tcl语言，通过编写tcl脚本，可以实现对FPGA的读写，为调试FPGA程序带来极大的便利，下面对FPGA调试过程中常用的tcl语法进行介绍，并通过tcl读FIFO的例子，说明tcl在实际工程中的应用。

Aurora 广泛用于需要背板、电路板间和芯片间连接的应用。细分市场包括有线通信、存储、服务器、测试测量、工业、消费和医疗等。此外，Aurora 也可用作嵌入式处理器应用中的调试端口。

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。

libusb是一个免费的跨平台USB库，本文在windows平台下使用libusb库开发上位机程序与ZYNQ的USB接口进行数据收发测试。libusb可以支持WinUSB驱动，因此为ZYNQ的USB接口设备安装WinUSB驱动。

为了更方便的对DDR读写，我们对DDR再次封装成可复用的读写模块。

了解ddr的仿真模型建立

Petalinux 加速axi-dma内核驱动缓冲区读过程

一个工程师有关FPGA项目的9个感言

本文介绍目前常见的几种可以提高机器学习模型的可解释性的技术，包括它们的相对优点和缺点。

SystemVerilog 中新增了一种数据类型，即联合体。联合体支持您以多种不同方式来引用数据中的某一部分。本文将介绍联合体的使用方式以及综合工具针对联合体的处理方式。

实验任务：将输入数据(data_in)存入ddr，然后读出，验证输入输出数据是否相等。

干货来了，用DDR搬砖，只需要会用IP就好，Xilinx官方YYDS！

两个AXIStream接口类型的IP核之间有时候需要加入一个Video(具有HS\VS)接口的IP核，这就需要将AXIStream类型的数据转换为Video类型，通过Video接口的IP核之后，又要将Video接口转换为AXIStream

采用FPGA的CARRY4进位单元，每个CARRY4的COUT连接到下一个CARRY4的CIN，这样级联起来，形成延时链；每个COUT做为抽头输出到触发器，通过本地时钟进行数据采样

对FPGA而言，时钟就是脉搏，必须理解透彻！

在我之前写的FPGA时序约束教程中，有一篇中讲到了虚拟时钟，但文中对虚拟时钟的应用介绍的还不够详细，因此这里我们再对虚拟时钟做一个更加细致的介绍。

DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。所谓同步，是指DDR3数据的读取写入是按时钟同步的

Xilinx FPGA MicroBlaze使用AXI 1G/2.5G Ethernet Subsystem（= Tri Mode Ethernet MAC + AXI Ethernet Buffer）以太网IP核驱动RTL8211FD千兆网口，并使用lwip2.1.2协议栈建立http服务器，支持IPv6