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FPGA内容的设计大都是以同步电路为基础，而同步电路的触发则需要统一时钟。时钟信号彷佛是电路的“心跳”，统一给“被管理的”触发器提供血液

本文介绍FPGA与X86 CPU高速通信的几种方案

基于软件仿真工具对于动辄几百万门的ASIC验证而言，几乎显得力不从心。不管是从成本还是从性能的角度来看，使用硬件仿真器或者基于FPGA的原型验证平台，几乎是验证工程师的不二法门。

量子计算是整个科学界追逐的几大热点之一，也注定是将来的国之重器。那么，身为电子信息技术的从业者，我们的学问如何与量子计算机这样的新潮靚物搭上边呢?

众所周知，中高端FPGA的电源中有两大耗电大户，VCCINT核心电压，和MGT高速收发器，实际工作电流取决于资源使用率、时钟频率、逻辑翻转率等

去年参加Xilinx技术日，知道了KV260开发套件，对它有了初步的了解，最近拿到单板，对KV260有了新的认识，跟大家分享一下。

DDR接口信号分为DDR对外接口信号、用户应用接口信号和读写控制信号。对外接口信号直接与DDR芯片连接，用户应用接口信号为DDR控制器IP输出信号

最近几天读了Xilinx网站上一个很有意思的白皮书，名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前设计中很少注意到的一些细节

本文将把Xilinx的MIG IP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。

Petalinux编译后，在images/linux里，既有Image，也有image.ub。image.ub已经带文件系统，可以独立启动。

在zynq7035单板创建PYNQ镜像V2.6中介绍了，如何在zynq7035单板上创建PYNQ。在开发的过程也是一次次迭代的过程，如果遇到问题，需要重新构建硬件和PYNQ，下面就介绍一下，修改硬件平台后，PYNQ的开发流程。

primary clocks是vivado时序分析工具认为的时钟源点，一定要定义在最初始端。primary clocks只能用create_clk命令来定义。

本文将把Xilinx的MIG IP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。

本部分通过将 HLS IP 和 Testbench 设计发送给编译器进行编译和执行，来执行 HLS 流的 C仿真阶段。

使用DSP的方法一般有两种：让综合器自己推断、例化DSP原语。有的时候为了偷懒或者有的计数器之类的需要跑高速，则可以让计数器也使用DSP实现。

在我心中，Xilinx是一家完美的公司，技术生态支持实在是做的太好了。Xilinx也知道我们不会用DDR3，所以提供了一个example design给你学习，怎么样？惊不惊喜？意不意外？

对于xilinx移位寄存器IP的使用而言，其内部为SLR16/SRL32实现。当位深小于32时，其可变延迟是正确的。当大于32，其可变延迟为相同延迟加1。

系统主要采用官方JESD_PHY（免费），JESD_RX(评估版)，JESD_TX（评估版）三个IP核做测试，采用自发自收，外部GT引脚回环方式。其中，PHY采用4个LANE接收和发送数据，一般线速率为参考时钟的40倍

DDR3 SDRAM 简称 DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用， 特别是应用在涉及到大量数据交互的场合

时钟信号在很大程度上决定了整个设计的性能和可靠性，尽量避免使用FPGA内部逻辑产生的时钟，因为它很容易导致功能或时序出现问题