作者：赵瑜斌robin，文章来源：IC后摩号
动态随机存取存储器（DRAM）是计算机系统中的一种组件，处理器利用它来迅速存储进行每秒数十亿次计算所需的信息。在 DRAM 芯片内部，主要包含存储单元阵列和周边逻辑电路。本文通过DRAM层次化结构与操作命令调度，快速了解DRAM底层工作原理。
DRAM主要构成
掺杂(doped)的硅芯片上微小区域的两个端子之间有电流流动。门极充上强大的负电荷后，通道处于夹断(pinched)状态。通过门极充负电或不充电来控制流过通道的电流，后用于动态随机存取存储器（DRAM），以及EPROM、E2PROM等。
门极带点的电子流与1T1C DRAM位元
在当代DRAM芯片内部，主要包含存储单元阵列和周边逻辑电路。其中，存储单元阵列占据了芯片面积的 55% - 60%，是数据实际存储的区域。
DRAM：从芯片到晶体管电容结构
周边逻辑电路则负责控制数据的读取、写入以及刷新等操作，确保数据的准确性和存储单元的正常运行。
核心图：行列线与电平原理
其中，DRAM通过外供VDD，内部生成VINTA（核心区BL摆幅，影响感测裕度与功耗，典型值VINTA≈1.0V）、升压VPP（开启WL）、负压VBBW及体偏VBB（抑制漏电流）、VCP（VINTA/2≈0.5V，减电容应力），同时所有电压需补偿PVT变化。
DRAM偏置电平：DDR3示例
典型的 DRAM 芯片的三个主要区域是：
Cell Array 单元阵列，各个 bit 信息存储在微小的电容器中；
1T1C基本结构
Logic or Core Area 逻辑/核面积，其中如读出放大器（sense amplifier，SA），解码器（decoder）等电路有助于确定如何从单元阵列中读取数据；
Periphery 外围部分，构成了与 DRAM 芯片内部和外部进行通信的连接线路。外围电路主要由高速 Logic device 以及连接 DRAM 各部分的线路组成。确保向该电路传输的信号达到最大值对于保持 DRAM 单元中存储的信息的完整性至关重要。
这三个区域都必须进行缩放，以满足行业不断增长的 DRAM 性能要求。这些缩放要求包括最大限度地增加电容器中能够存储的电荷、减少 Amplifier的 variation 以及减少电路中布线造成的功率损耗。
DRAM层次化结构
DRAM 被组织成层次化的阵列，总共由数十亿个 DRAM 单元组成，每个单元存储一位数据。
在现代系统中，CPU 芯片实现了一组内存控制器，每个内存控制器通过一个独立的 I/O 总线与一个 DRAM 通道对接，以执行读写及维护操作（如：refresh, RowHammer protection, memory scrubbing等）。
该 I/O 总线与系统中的其他通道是独立的。一个 DRAM 通道可以承载一个或多个 DRAM 模块，每个模块由一个或多个 DRAM 层级（rank）组成。一个层级由多个 DRAM 芯片构成，这些芯片同步工作，同一通道内的不同层级分时共享该通道的 I/O 总线。
现代DRAM典型组织结构
一个 DRAM 芯片由多个 DRAM 存储体（bank）组成，这些存储体共享一个将它们连接到芯片 I/O 电路的内置总线。在一个 DRAM 存储体内，DRAM 单元被组织成多个（例如 128 个）密集的二维 DRAM 单元阵列，称为子阵列，以及用于操作子阵列内数据的相应外围电路。
DRAM结构
子阵列内的单元行（DRAM中行）共享一条导线（即字线），该导线由行解码器驱动，以打开（即选通）待读取或写入的单元行。
子阵列内的单元列（DRAM中列）共享一条导线（即位线），该导线在行缓冲器（由读出放大器组成）的帮助下用于读写单元。
DRAM单元的层次化布局使得可以使用唯一的通道、层级、存储体、行和列地址来访问和更新 DRAM 系统中的任何数据。
DRAM操作命令
操作命令表
内存控制器通过 I/O 总线发送一系列命令来与 DRAM 交互。用于访问 DRAM 有四个主要命令：ACT、WR、RD 和 PRE。
DRAM 命令调度受到一组时序参数的严格规范，这些参数确保在某个命令发出后经过足够的时间，以便 DRAM 能正确提供或保留数据。DRAM 命令和时序参数由 DRAM 标准定义，它们构成了内存控制器与 DRAM 芯片之间接口的一部分。
DRAM读操作：命令、时序参数、单元/位线电压
上图显示了执行一次 DRAM 读操作时，所发出的命令、其管辖的时序参数以及它们对单元和位线电压的影响。内存控制器在调度每个 DRAM 命令时强制执行相关的时序参数。除了 DRAM 访问命令外，内存控制器还会周期性地发出刷新（REF）命令，以防止因单元电容随时间泄漏电荷而导致的数据丢失。
ACT：激活。ACT 命令通过将单元电容中包含的数据传输到行缓冲器来激活（打开）一个 DRAM 行。ACT 延迟受 tRCD 时序参数约束，该参数确保自 ACT 命令发出后有足够的时间让数据在行缓冲器中稳定下来（以便可以通过发出 RD 命令来读取）。
ACT 包含两个主要步骤：1) 电容-位线电荷共享；2) 电荷恢复。
电荷共享从启用字线开始（下图中的1），这使得单元电容能够与位线共享电荷，从而扰动预充电后的位线电压。一旦单元和位线电压由于电荷共享而达到均衡，电荷恢复开始（下图中的2）。在电荷恢复期间，读出放大器被启用，首先检测位线电压的偏移，然后根据偏移方向将位线恢复到完全的 Vss 或 Vdd 电压。一旦位线恢复到可访问的电压水平（下图中的3），就可以向该存储体发出其他 DRAM 命令（例如，RD、WR）。
RD：读取。在行激活之后，内存控制器通过发出 RD 命令从打开的行中读取数据。RD 命令包含一个列地址，该地址指示要读取的打开行的部分。当 DRAM 芯片收到 RD 命令时，它首先将打开行的请求部分加载到全局行缓冲器中。
数据进入全局行缓冲器后，DRAM 芯片通过数据总线将数据发送给内存控制器。RD 命令受时序参数 tCL 约束，在此时间之后数据会出现在数据总线上。
WR：读取。WR 命令（图中未显示）修改打开的 DRAM 行中的数据。WR 的操作类似于 ACT，因为这两个命令都需要等待足够的时间，让读出放大器恢复 DRAM 单元中的数据。类似于读出放大器在 ACT 的第二步（即电荷恢复）期间恢复单元电容的方式，对于 WR，读出放大器则用 WR 命令提供的新数据值来恢复电容器。WR 的恢复延迟受 tWR 时序参数约束。对于 ACT 和 WR 命令，恢复延迟都源于读出放大器驱动位线以补充 DRAM 单元电容的电荷。
PRE：预充电。PRE 用于关闭一个打开的 DRAM 行，并为 DRAM 存储体激活另一行做准备。内存控制器可以在至少经过 tRAS 时序参数规定的时间间隔后，向同一存储体发出跟随在 ACT 之后的 PRE 命令。
tRAS 确保有足够的时间将激活行的 DRAM 单元完全恢复到可预充电的电压水平（下图中的 4）。
PRE 的延迟受 tRP 时序参数约束，该参数允许足够的时间将位线电压设置回参考电压水平（例如，Vdd/2）。在 tRP 之后（下图中的 5），内存控制器可以向同一存储体发出 ACT 命令以打开新的一行。
REF：刷新。DRAM 单元无法永久存储其数据，因为单元电容会随时间泄漏电荷。
DRAM 单元的保持时间定义为数据存入单元后仍能被正确读出的时间长度。
为了确保数据完整性，必须定期刷新 DRAM 单元。为了实现所有 DRAM 单元的定期刷新，内存控制器周期性地发出刷新（REF）命令，以确保每个 DRAM 单元在一个固定的刷新窗口期内（通常在实现 DDR4 标准的芯片中为 32 ms 或 64 ms）被刷新一次。DRAM 芯片在收到单个 REF 命令时刷新若干行（例如 16 行），完成此操作需要 tRFC 时间。
DRAM应用
DRAM的应用，除了在计算、移动、图形领域的DDR、LPDDR、GDDR以外，HBM被视为AI芯片中超越常规缓存的 “L4缓存”。
通过 3D垂直堆叠 和 硅通孔(TSV)技术，将多个DRAM芯片(如4、8、12层)与GPU/CPU在极短距离内互连，使其能以超高带宽(如HBM3e单堆栈达1.2TB/s） 和低延迟为AI芯片提供数据。
3D堆叠DRAM与2.5D集成处理器示例
HBM采用多通道与高DQ（数据输入/输出）引脚数设计。以HBM4为例，它集成32个64位通道，共计2048个DQ，数据速率最高达10 Gbps。其带宽在所有分立式DRAM中最高，HBM4可实现2TB/s的带宽，尽管总功耗较高，但能效表现极为出色。
HBM通过基础芯片（Base Die）实现堆叠内DRAM裸片与硅中介层（Silicon Interposer）之间的互连，而硅中介层则用于处理器与HBM之间的细间距高密度连接。当然，高带宽密度的先进封装同样也意味着更高的制造难度和成本挑战。
参考文献
1. 2025 VLSI, DRAM History and Challenges
2. Scaling DRAM Technology to Meet Future Demands – Challenges & Opportunities. 2025
3. Improving Dram Performance, Reliability, And Securityby Rigorously Understanding Intrinsic Dram Operation. 2023
4. 1T-1C Dynamic Random Access Memory Status, Challenges, and Prospects. 2020
5. 计算机组织与架构