作者：Zhang Cheng，文章来源：AMD开发者社区
在上一篇Blog基于XPHY构建源同步接口（二）中主要说明了如何设置IP并完成仿真验证，本文将基于之前建立的工程在VPK180上做实际测试。
1.管脚约束
为了适配VPK180和XM-107的硬件，需要按照XM-107 Loopback卡的连接关系约束管脚，下图是XM-107的物理连接：
图中可以看到，LA[00:16]与LA[17:33]通过PCB走线直接连接，可用于DC耦合的场景，而DP[0:9]_M2C和DP[0:9]_C2M通过电容连接，适用于AC耦合的场景。本工程中采用DC耦合，TX和RX各10组数据线以及一路strobe信号，这里将RX [0:9] 管脚约束到LA [00:09] ，TX [0:9] 管脚约束到LA [17:26] ，RX Strobe和TX Strobe分别约束到LA [10]和LA [27] 。
在VPK180的原理图上找到相关的网表，其中LA[00:10]分布在Bank710，LA[17:26]分布在Bank709，当XM107插在VPK180的FMCP接口时，等同于将下图蓝色虚线框中的管脚通过导线连在了一起。
2. 上板验证
1）生成PDI
2）将XM-107插入VPK180的FMCP接口上，如下图所示：
3）插上JTAG线，识别器件下载PDI
4）查看IP的初始化状态
四个MMCM的lock信号置1
2个Advanced IO的intf_rdy信号置1
5）此时RX已经开始发送Training Pattern 0x2C，只要将start_bitslip置1，就可以完成bit对齐（bitslip_sync_done状态为1表示完成对齐）。
注意：在bit对齐后，start_bitslip也需要一致保持为1。
6）RX转为发送正常业务数据（每个周期循环+1），如下图所示：
3.总结
通过本系列博客的介绍，从理论到实践完整地展示了基于 Versal XPHY 构建源同步接口的流程。第一部分介绍了 XPHY 的内部结构及源同步接口的基本原理；第二部分说明了如何配置 IP 并完成仿真验证；第三部分基于 VPK180 板卡进行了实际测试。整个过程不仅验证了接口设计的可行性，也深入展示了 XPHY 在高速数据传输中的关键特性，如时钟/数据对齐、Strobe 管理以及数据采集与 PLL 时钟配置方法。