资深工程师分享FPGA设计的10点小知识 由 judy 提交于 周二, 15 十一月 2022 - 09:39 阅读更多 关于 资深工程师分享FPGA设计的10点小知识 在本文中,您将了解最常见问题的来源及其解决方案,以及如何将这些思想应用到您的设计中
AMD为现代数据中心带来第四代AMD EPYC处理器 judy / 周五, 11 十一月 2022 - 14:45 第四代AMD EPYC处理器,可提供卓越的性能、业界领先的能效和下一代架构。 阅读更多 关于 AMD为现代数据中心带来第四代AMD EPYC处理器登录 发表评论
[工程师分享]在PetaLinux工程中调试关键模块代码 judy / 周五, 11 十一月 2022 - 10:59 在PetaLinux工程中,与单板相关的UBoot、Linux等模块,经常需要编辑、调试。 阅读更多 关于 [工程师分享]在PetaLinux工程中调试关键模块代码登录 发表评论
Zynq UltraScale+ MPSoC上的单芯片FIPS 140-3 judy / 周四, 10 十一月 2022 - 11:51 <p>本文详细介绍了一种实现FIPS 140-3认证的SEE的方法。</p> 阅读更多 关于 Zynq UltraScale+ MPSoC上的单芯片FIPS 140-3登录 发表评论
基于Vitis-AI的车牌识别系统 judy / 周三, 9 十一月 2022 - 10:21 Vitis-AI提供了大量的预构建模型。这个项目描述了如何利用这些模型来实现车牌识别。 阅读更多 关于 基于Vitis-AI的车牌识别系统登录 发表评论
如何在设计中例化和使用多个BSCANE2模块 judy / 周二, 8 十一月 2022 - 17:10 本文对如何在一个工程里例化和使用多个BSCANE2模块做一个简单说明 阅读更多 关于 如何在设计中例化和使用多个BSCANE2模块登录 发表评论
基于去序列化过采样数据的时钟和数据恢复单元 judy / 周二, 8 十一月 2022 - 09:51 本文描述了一个使用专用高速收发器的多级串行接口。该设计以非整数数据恢复单元为基础,将数据速率下限扩展到0 Mb/s。 阅读更多 关于 基于去序列化过采样数据的时钟和数据恢复单元登录 发表评论
Vitis™ AI 开发环境自定义 OP judy / 周二, 8 十一月 2022 - 09:40 本视频主要展示如何使用 AMD Xilinx Vitis AI 自定义 OP 流程执行用户定义 AI 模型。 阅读更多 关于 Vitis™ AI 开发环境自定义 OP登录 发表评论
[工程师分享]在PetaLinux工程中导出所有关键模块代码 judy / 周一, 7 十一月 2022 - 15:32 PetaLinux工程会自动下载代码并编译。很多时候,工程师需要修改代码,加入调试信息 阅读更多 关于 [工程师分享]在PetaLinux工程中导出所有关键模块代码登录 发表评论
ChipScoPy 演示 – PL 结构调试示例 judy / 周一, 7 十一月 2022 - 09:54 演示:使用 Jupyter Notebook 运行结构调试示例。 阅读更多 关于 ChipScoPy 演示 – PL 结构调试示例登录 发表评论