FPGA时序优化技术之重定时（Retiming）
judy 在 周二, 01/31/2023 - 15:18 提交
重定时和流水线是强大的技术，广泛应用于当今的 FPGA 综合工具中
FPGA时序
FPGA知识汇集-FPGA系统时序理论
judy 在 周五, 12/23/2022 - 09:31 提交
下面来具体讨论一下系统时序需要满足的一些基本条件
FPGA知识汇集-FPGA时序基础理论
judy 在 周三, 12/21/2022 - 10:12 提交
对于系统设计工程师来说，时序问题在设计中是至关重要的
【FPGA】时序概念
judy 在 周四, 03/03/2022 - 14:54 提交
primary clocks是vivado时序分析工具认为的时钟源点，一定要定义在最初始端。primary clocks只能用create_clk命令来定义。
影响FPGA时序的进位链（Carry Chain）， 你用对了么？？
judy 在 周四, 07/02/2020 - 11:23 提交
在FPGA中我们写的最多的逻辑是什么？相信对大部分朋友来说应该都是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总线中产生地址或者last等信号，都会用到计数器，使用计数器那必然会用到进位链。