技术
在本文中，我们将重点放在如何能够在不需要特殊的库或类的情况下修改代码风格以实现C代码实现并行性。Xilinx HLS 编译器的显着特征是能够将任务级别的并行性和流水线与可寻址的存储器 PIPO或 FIFO相结合。
在HDMI输出实验中讲解了HDMI显示原理和显示方式，本实验介绍如何使用FPGA实现字符显示，通过这个实验更加深入的了解HDMI的显示方式。
前面我们介绍了led闪灯实验，只是为了了解Vivado的基本开发流程，本章这个实验相对LED闪灯实验复杂点，做一个HDMI输出的彩条，这也是我们后面学习显示、视频处理的基础。实验还不涉及到PS系统，从实验设计可以看出如果要非常好的使用ZYNQ芯片，需要良好的FPGA基础知识。
在本文中，我们将进一步采取主动行动，以解决网络核心（交换机）中当前的专有处理和计算问题。我们提出了一种新的硬件架构，称为自适应交换机。基于对其支持三个用例的原型的测试，我们证明了在可适应的交换机上可以同时实现高吞吐量和处理灵活性。
HLS 优化设计的最关键指令有两个：一个是流水线 (pipeline) 指令，一个是数据流(dataflow) 指令。正确地使用好这两个指令能够增强算法地并行性，提升吞吐量，降低延迟但是需要遵循一定的代码风格。
本章利用AN3485模块实现RS422接口数据传输。关于模块，在前面的RS232实验中已经介绍过，本实验不再赘述。RS422与RS232在与FPGA的连接的接口上是一样的，都是TXD和RXD，因此，本实验在RS232实验的基础上，例化出两路连接到RS422接口芯片MAX3490上
按键是FPGA设计当中最常用也是最简单的外设，本章通过按键检测实验，检测开发板的按键功能是否正常，并了解硬件描述语言和FPGA的具体关系，学习Vivado RTL ANALYSIS的使用。
Schedule是和硬件体系结构相关的一些列优化，Halide在其文章中对其做了以下定义,第一条是描述了数据计算顺序对性能的影响，第二条是数据的存储位置对性能影响，最后一条是多线程处理过程中，不同线程数据应该如何进行交互。
说起高层次综合技术（High-level synthesis）的概念，现在有很多初学者简单地把它理解为可以自动把c/c++之类地高级语言直接转换成底层硬件描述语言（RTL）的技术。其实更准确的表述是：由更高抽象度的行为描述生产电路的技术。
FPGA本身是SRAM架构的，断电之后，程序就消失，那么如何利用FPGA实现一个ROM呢，我们可以利用FPGA内部的RAM资源实现ROM，但不是真正意义上的ROM，而是每次上电都会把初始化的值先写入RAM。本实验将为大家介绍如何使用FPGA内部的ROM以及程序对该ROM的数据读操作。
FIFO是FPGA应用当中非常重要的模块，广泛用于数据的缓存，跨时钟域数据处理等。学好FIFO是FPGA的关键，灵活运用好FIFO是一个FPGA工程师必备的技能。本章主要介绍利用XILINX提供的FIFO IP进行读写测试。
循环冗余码校验（CRC）是一种众所周知的错误检测代码，已广泛用于以太网，PCIe和其他传输协议中。现有的基于FPGA的实现解决方案在高性能场景中会遇到资源过度利用的问题。填充零问题和可编程性的引入进一步加剧了这个问题。在本文中，提出了stride-by-5算法，以实现FPGA资源的最佳利用。提出了pipelining go back算法来解决填充零问题。
接着上一章继续深入代码，在BuildRelay中会调用Codegen函数。这个函数实现在src/relay/backend/graph_runtime_codegen.cc中。Codegen实现了内存的分配，IR节点到TIR节点的转换，tir图节点的一个调度优化。
Zynq UltraScale+ MPSoC VCU DDR 控制器是一款专用 DDR 控制器，只支持在 Zynq UltraScale+ MPSoC EV 部件上与 Zynq UltraScale+ MPSoC VCU（H.264/H.265 视频编解码器）连用。
因此，调试将不同于 MIG 等传统 Xilinx DDR 控制器。
DDR PHY 与电路板调试：
Zynq UltraScale+ MPSoC VCU DDR 控制器采用 MIG PHY。
这意味着您可以使用标准 MIG 示例设计来验证您的电路板布局是否正确，并验证 DDR 接口是否工作正常。
RAM是FPGA中常用的基础模块，可广泛用于缓存数据的情况，同样它也是ROM，FIFO的基础。本实验将为大家介绍如何使用FPGA内部的RAM以及程序对该RAM的数据读写操作。
赛灵思 MATLAB & Simulink Add-on插件是将 ModelComposer 和 System Generator forDSP 完美结合的统一工具。它是一种基于模型的设计工具，帮助算法和 RTL /硬件开发者在 MathWorks Simulink® 环境中以赛灵思器件为目标，快速开展设计与探索。
