技术
使用 2018.2 Ultra96 PetaLinux BSP 构建图像时，如果我在 Matchbox 桌面点击关断图标，电路板不关断。服务器窗口会关闭，屏幕变为空白，但电路板还在运行。
在本例程中，我们要做的是LED灯控制实验，每秒钟控制开发板上的LED灯翻转一次，实现亮、灭、亮、灭的控制。会控制LED灯，其它外设也慢慢就会了。
很多初学者看到板上只有一个25Mhz时钟输入的时候都产生疑惑，时钟怎么是25Mhz？如果要工作在100Mhz、150Mhz怎么办？其实在很多FPGA芯片内部都集成了PLL，其他厂商可能不叫PLL，但是也有类似的功能模块，通过PLL可以倍频分频，产生其他很多时钟。本实验通过调用PLL IP core来学习PLL的使用、vivado的IP core使用方法。
为 VCU129 开发板提供的 BOARDUI.exe 可用于为板载 Si5348 时钟模块编写程序。默认频率为 156.25Mhz，该频率的设置文件在 BOARDUI 的 clockFiles 目录下提供。如何修改时钟频率？
TVM主要的编译过程如下图：Import：将tensorflow，onnx，pytorch等构建的深度学习模型导入，转化成TVM的中间层表示IR。Lower：将高层IR表示转化成低阶TIR表示。Codegen：内存分配和硬件可执行程序生成。
NeoPixels是数字控制的红、绿、蓝像素。由于每种颜色都由8位表示，总共24位，因此每个像素可以显示16777216种颜色中的一种。每个NeoPixel实际上是一个WS2812 LED。这些LED包含五个输入端，相对于地（VSS）在3.3V到5.0V（VDD和VCC）的电压范围内工作。
AXU2CGA/B的特点是体积小并扩展了丰富的外设。主芯片采用Xilinx公司的Zynq UltraScale+ MPSoCs CG系列的芯片，型号为XCZU2CG-1SFVC784I。AXU2CGA的PS端挂载了2片DDR4（2GB，32bit）和1片256Mb的QSPI FLASH。
算符融合将多个计算单元揉进一个计算核中进行，减少了中间数据的搬移，节省了计算时间。TVM中将计算算符分成四种：
1 injective。一一映射函数，比如加法，点乘等。
2 reduction。输入到输出具有降维性质的，比如sum。
3 complex-out。这是计算比较复杂的，比如卷积运算等。
4 opaque。无法被融合的算符，比如sort。
Zynq UltraScale+ MPSoC系列是Xilinx第二代Zynq平台。其亮点在于FPGA里包含了完整的ARM处理子系统（PS），包含了四核Cortex-A53处理器或双核Cortex-A53加双核Cortex-R5处理器，整个处理器的搭建都以处理器为中心，而且处理器子系统中集成了内存控制器和大量的外设，使处理器核在Zynq中完全独立于可编程逻辑单元
在论坛上遇到在高层次综合工具中调用视觉库遇到的大多数问题都和 opencv 库以及Xilinx Vision 库的安装路径有关，如今 Vitis HLS 2020.1 之后的版本都不再提供OpenCV 的预编译库，就更需要开发者们将各自工作环境中的库路径，环境变量都设置好。希望这篇博文能给大家调用 Vitis Vision Library 提供向导，提升效率。
Xilinx拥有非常广泛的产品组合，涉及非常多的细分市场，并提供了各种各样的部署方法，因此对于刚接触FPGA的新手来说，可能很难了解“全局”。
Xilinx为MPSoC支持4种libMali的backend: X11, Wayland/GBM, Fbdev, Headless-EGL。QT支持4种plugin(插件)或者backend，FB，X11，Wayland，eglfs。对不同的plugin(插件)或者backend，QT应用层是一样的。
随着云计算的兴起，越来越多的计算被部署到云端来执行，数据中心的运营模式逐渐云化，从接入模式来看，当前部署的云计算主要分为公有云、私有云和混合云。私有云主要是单位或者个人使用的云计算资源，不对外提供，因此可以不兼容传统以太网，在诸如高性能的分布式计算应用场景下有较好的应用前景
这项工作是由加州州立理工大学波莫纳分校、C3SR的产学合作课程设计项目。该项目的目标是创建一个通用的运动控制器，与任何运动控制系统或设备兼容，解决工业和开源运动控制器中的问题，同时也相对便宜，易于对创作者群体进行扩展。
在 FPGA 中，JTAG 管脚除了负责原始的芯片测试功能 (IEEE1149.1)，还主要用于下载和调试，比如ILA就是通过 JTAG 接口捕捉内部逻辑信号，送回 ISE 或 Vivado，并在界面上直接显示和控制。BSCANE2 其实就是实现这一内外沟通的关键核心模块，这部分实现对于用户来说是透明的。 那么如何利用BSCANE2 模块，构建用户自己的专用内部扫描链/功能链呢？
Xilinx 用两个 96 位独特器件标识符（称为器件 DNA）为每个 Zynq UltraScale+ 器件编程。一个 DNA 值位于可编程逻辑 (PL) 中，另一个 DNA 值位于处理系统 (PS) 中。这两个 DNA 值是不同的，但每个 DNA 都有以下属性及读取访问方法。
