技术
在本文中,我们将以部署到 FPGA 的 IIR 滤波器为例,介绍本机浮点工作流。然后,我们将回顾使用定点的挑战,并比较使用单精度浮点或定点时面积和频率之间的取舍。我们还将展示浮点和定点的组合如何减少实际设计中的转换和实现时间,同时提供更高的精度。您将看到浮点如何在具有高动态范围要求的实际设计中显著缩小面积并提高速度
AI 已经开始改变我们生活的方方面面,推动了显著的社会进步。从自动驾驶汽车到 AI 辅助医疗诊断,我们正处于一个真正的变革时代的开端。但是,有机遇就会有挑战。AI 推断作为采用经训练的机器学习算法开展预测的过程,无论是部署在云端、边缘还是终端,都要求在严格的功耗预算下提供优异的处理性能。
这是《创建 Vitis 加速平台》系列的第 3 篇博文。在前文中,我们讲解了如何创建硬件和软件工程。在本文中,我们将讲解如何在 Vitis™ 中将所有这些工程封装在一起。
当使用 Dynamic Function eXchange(部分重新配置)流程时,该工具报告显示成功生成了比特流,没有 DRC 错误,但生成的部分比特流不正确。部分比特流下载后,时钟停止运行。
无论是设计测试和测量设备还是汽车激光雷达模拟前端(AFE),使用现代高速数据转换器的硬件设计人员都面临高频输入、输出、时钟速率和数字接口的严峻挑战。问题可能包括与您的现场可编程门阵列(FPGA)相连、确信您的首个设计通道将起作用或确定在构建系统之前如何对系统进行最佳建模。
本设计咨询涵盖了如下实现问题:时钟在驱动 UltraScale 或 UltraScale+ 架构的物理层块 (PHY) 时可能执行错误的反相操作。使用 Vivado 2020.1 或 Vivado 2020.1.1 时,PHY BITSLICE site 中包含的可选反相器 IPHY_OCLK_OPTINV 基于 INVERT 属性可能执行错误的反相操作。
本设计咨询涵盖了如下实现问题:时钟在驱动 UltraScale 或 UltraScale+ 架构的物理层块 (PHY) 时可能执行错误的反相操作。
使用 Vivado 2020.1 或 Vivado 2020.1.1 时,PHY BITSLICE site 中包含的可选反相器 IPHY_OCLK_OPTINV 基于 INVERT 属性可能执行错误的反相操作。
ZDMA应用例子xzdma_simple_example.c 缺省只运行一次。在XZDma_SimpleExample()里的XZDma_SelfTest( )之后,把运行部分放进一个循环体,可以多次运行。测试工具是Xilinx SDK 2018.2.
文本是人类最具智慧、最有影响力的创造之一。文本中所蕴含的丰富、精确的高级语义可以帮助我们理解周遭世界,并用于构建可部署在真实环境中的自主运行解决方案。因此,自然环境下的自动文本读取,也称为场景文本检测/识别或 Photo OCR,已成为计算机视觉领域中关注度和重要性日益提高的研究课题。
XAPP1305 提供一个带 PCS/PMA 内核的 SGMII 示例,称之为“PS EMIO SGMII”。它不使用 FPGA 外部的 PHY 设备。对于我的使用案例,我想使用具有 SGMII 接口的外部 PHY 来连接。Linux 只能通过在设备树中设置 phy-handle 的 MDIO 管理一个 PHY。这个系统中有两个 PHY。怎么管理这两个 PHY?
本方案基于Vitis-AI、ZCU104验证平台和AWS-IoT GreenGrass,其中Vitis-AI用于COVID-19深度学习模型的转换、量化和编译,将模型转换为DPU可运行的.elf文件;ZCU104验证平台完成基于X-Ray图像的COVID-19 CNN在线检测或用作AWS-IoT GreenGrass的边缘计算设备,完成COVID-19的边缘实时检测。
有时我们需要在设计网表的基础上微调一下逻辑,这样可以无需修改代码,也无需重新做综合,在设计调试中可以节省时间同时维持其他逻辑无任何改动。这里带大家一起体验一下Vivado 的ECO流程,以vivado自带的Example Design为例, 直接用TCL命令修改网表,在正常的寄存器路径之间加一级LUT。
GCC编译代码时,缺省是在目录/usr/include查找头文件,在目录/usr/lib查找库文件。如果是交叉编译,就不能在主机的目录下查找头文件和库文件,因为它们包含的是主机的应用程序的文件。我们需要指定目标单板的头文件和库文件。对于这种需求,GCC使用选项sysroot来实现
赛灵思可编程器件含有数百万个逻辑单元 (LC),并且集成的现代复杂电子系统也与日俱增。本高效设计方法指南提供了一整套最佳做法,旨在于较短的设计周期内完成此类复杂系统的创建。
有工程师反馈R5引导A53和R5的应用程序后,A53和R5的应用程序没有正确执行。因此做了一个MPSoC R5引导4个A53和两个R5的应用程序的例子。
这是《创建 Vitis 加速平台》系列的第 2 篇博文。在前文中,我们讲解了如何创建硬件以及如何通过 XSA 将元数据 (metadata) 传递给 Vitis™。在本文中,我们将讲解如何使用此 XSA 以及如何创建在目标平台上实现设计加速所需的软件镜像。
在本文中,我们将讲解如何在 Vivado® Design Suite 中完成平台准备工作,以便将其用作为 Vitis 中的加速平台。
本手册详细介绍 Vivado工具的功能特色,包括 FPGA 设计的逻辑和时序分析以及工具生成的报告和消息。探讨达成时序收敛的方法,包括审查时钟树和时序约束、设计布局规划以及实现运行时间与设计结果的平衡。