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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事

技术

当PYNQ遇上ROS - 完整的机器人实践

PYNQ作为一套开源框架,其一大优势是软件框架的兼容性,正如PPT中介绍的,基于PYNQ框架,我们不仅可以接入常用的Numpy, Pandas等,也可以接入机器人操作系统ROS。

【分享】增加UBoot的malloc分配的内存大小

UBoot作为boot loader,默认留给malloc分配的内存的大小有限。这个大小由宏TOTAL_MALLOC_LEN定义。它在include\Common.h文件里,从宏CONFIG_SYS_MALLOC_LEN派生出来

开发者分享 | Vitis HLS 中的 AXI4-Lite 简介-上

您是否想创建自己带有 AXI4-Lite 接口的 IP 却感觉无从着手?本文将为您讲解有关如何在 Vitis HLS 中使用 C 语言代码创建 AXI4-Lite 接口的基础知识。

CPU、GPU 触顶,ACAP 如何突破 5G 基础设施性能瓶颈?

AI 无处不在、随时在线和以数据为中心的时代,正催升对更高带宽的需求,而这已经超出了当今技术和产品尺寸的能力范畴,世界需要一种当前 CPU 和 GPU 技术所无法企及的更高效、更普及、普适的计算,自适应计算应运而生。

从 Hot Chips 32 看最新 AI 产品趋势

Hot Chips,全球高性能芯片领域最负盛名的业界盛会!虽受疫情影响,本届 Hot Chips 会议报告质量依然非常之高,涵盖范围也非常之广。在 Tutorial 部分,有来自于 Google TPU 团队、Cerebras、百度的机器学习训练专题,也有来自于 Google、IBM 等的量子计算专题。本文将主要讨论和机器学习相关部分的产品与趋势。

【分享】解决新的ZCU106单板运行helloworld异常的问题

客户收到新买的ZCU106,运行Xilinx的linux正常。使用的Xilinx SDK 2018.3调试自己创建的helloworld时却出现异常,程序跑飞。在Vitis 2020.1下创建的helloworld后,使用psu_init初始化,也出现程序跑飞的情况。

100小时从零开始:失焦图像去模糊系统

日常拍照时,我们有时会遇到拍出来的照片失焦的情况。如果拍下的瞬间比较难得,这样的情况就更加可惜了。但是,利用FPGA进行编程,这些照片可能还能”拯救一下“!今天,小编为大家带来暑期学校优秀项目之失焦图像去模糊系统的分享。

开发者分享 | 如何开启FPGA中的最基本的SEU检错纠错功能

由于高能粒子的撞击,器件的存储单元内容有可能受到干扰,甚至出现翻转。这种单个存储单元的翻转现象(原有内容为0的变成1;或者原有为1的变成了0)就称为SEU (Single Event Upset)。下面我们就基于KCU116开发板,介绍一下如何在设计中加入一个最基本功能的SEM IP,从而开启芯片的SEU检测功能。

100小时从零开始:找一把可以打开密码学大门的密钥

本期小编继续为大家带来暑期学校优秀作品分享之加密算法相关项目!对计算机安全或者密码学感兴趣的同学千万不要错过哟!

创建 Vitis 加速平台第 1 部分:如何在 Vivado 中为加速平台创建硬件工程

在本文中,我们将讲解如何在 Vivado® Design Suite 中完成平台准备工作,以便将其用作为 Vitis 中的加速平台。

【干货分享】在VCUTRD 2020.1 里设置HDMI-TX显示QT界面

1. 作者

付汉杰 hankf@xilinx.com

2. 测试环境

ZCU106 Rev 1.0
Vivado 2020.1
PetaLinux 2020.1
VCU TRD 2020.1

3. Mixer的硬件设置

将VCU TRD 2020.1 的Vivado工程中的Mixer的Layer 8按如下修改。

Video format修改为BGRA8
勾选 Enable Global Alpha
编译整个工程, 得到bit文件,导出含有bit的xsa文件。

4. PetaLinux 工程

面向 XCVU27P-3E 器件和 XCVU29P-3E 器件的 Vivado 2020.1.1 量产速度文件更新

<strong>描述</strong>
在《Virtex UltraScale+ FPGA 数据手册》(DS923) 中,XCVU27P-3E 器件和 XCVU29P-3E 器件的最低量产软件和速度规格已从 Vivado 工具 2019.2 v1.28 更新至 Vivado 工具 2020.1.1 v1.30。

XCVU27P-3E 器件和 XCVU29P-3E 器件的速度文件参数以及速度/温度等级在 2020.1.1 版中已更新,包括已纠正了集成块接口建立时间和保持时间参数。

受此影响的主要集成块包括:PCIe、Interlaken 和 100G Ethernet MAC。

速度文件更新中,部分参数要求已放宽,部分参数要求则进一步收紧。

无缝替代GPU,让FPGA加速你的AI推理!

众所周知,实施一个完整的AI应用需要经历训练和推理两个过程。所谓“训练”,就是我们要将大量的数据代入到神经网络模型中运算并反复迭代,“教会”算法模型如何正确的工作

面向 XAZU7EV-1Q 器件和 XAZU11EG-1Q 器件的 Vivado 2020.1.1 量产速度文件更新

在《Zynq UltraScale+ MPSoC 数据手册》(DS925) 中,XAZU7EV-1Q 器件与 XAZU11EG-1Q 器件的最低量产软件和速度规格已从 Vivado 工具 2019.1.1 v1.26 更新至 Vivado 工具 2020.1.1 v1.30。

开发者分享 | Versal ACAP AI 引擎入门

Versal 自适应计算加速平台 (ACAP) 是基于 TSMC 7nm FinFET 工艺技术构建的最新一代赛灵思器件。它利用高带宽片上网络 (NoC) 将代表处理器系统 (PS) 的标量引擎、代表可编程逻辑 (PL) 的自适应引擎与智能引擎有机结合在一起。本文将着重介绍智能引擎中所包含的 AI 引擎。

100小时从零开始:用摄像头认识世界

本期,小编为大家带来暑期学校优秀项目的图像处理合集。这些项目均利用了摄像头,获取图像后进行识别。

是否采用 Versal?这是个问题……

在我与客户交流时,常被问到这个问题。也许措辞并非完全如此,但大致是下面这样:“为什么我要升级到 Versal™ ACAP?现在是时候这样做了吗?”这是一个很好的问题,而且答案也很简单,那就是——“具体情况具体分析”。

运用可扩展的智能异构计算将 5G 潜力发挥到极致

在 5G 商业化方兴未艾之际,对于 5G 能给我们这个日益互联的世界带来哪些影响,人们充满憧憬。事实上,随着 5G 技术得到更广泛的部署,今后十年我们预计将看到消费者、企业和经济的面貌被 5G 功能重塑一新。

Zynq UltraScale+ MPSoC/RFSoC 设计咨询:在 2019.1 版 XilSecure 中,当数据小于 104 字节时,不支持 SHA3 散列计算

在 2019.1 版本中,在以下情况下,当数据小于 104 字节时,XilSecure 不支持 SHA3 散列计算:
输入数据处于非字对齐状态
输入数据来自非字对齐地址。

100小时,从零开始用HLS搭建SSD目标检测系统

上期推送为大家带来了A班的优秀作品合集。本期,小编为大家带来了B班优秀作品的基于PYNQ的SSD目标检测系统项目。B班的作品相较于A班更有挑战性,内容也更丰富一些。本篇推送主要介绍设计概述,如果有想要亲自尝试本系统的同学,请复制下方Github链接前往GitHub,即可看到本项目的开源代码哦!