技术
Zynq UltraScale+ MPSoC PS SYSMON 时钟
Zynq UltraScale+ MPSoC TRM 包含一个详细介绍 PS 及 PL SYSMON 时钟的部分。本答复记录详细描述了 PS 和 PL SYSMON 的时钟基础架构。
创建 Vitis 加速平台第4部分：在 Vitis 中测试定制加速平台
在本系列博客的前几篇博文中，我们讲解了如何创建硬件和软件工程。下一步，我们将讲解如何在Vitis™中封装此工程。随后，我们将在 Vitis 中通过创建简单应用并对其进行加速，以便对该工程进行测试。
【工程师分享】使用prealloc-args降低MPSoC VCU解码的初始延时
刚启动MPSoC的VCU解码器时，解码器先分析码流，得到分辨率信息后再调用回调函数分配buffer。这会耗费时间，增加延迟。如果希望减少延迟，可以使用prealloc-args参数，提前指定视频分辨率信息，提前分配buffer。
【问答】2018.2 Ultra96：从 Matchbox 桌面关断 PetaLinux BSP，无法关断电路板
使用 2018.2 Ultra96 PetaLinux BSP 构建图像时，如果我在 Matchbox 桌面点击关断图标，电路板不关断。服务器窗口会关闭，屏幕变为空白，但电路板还在运行。
SmartNIC 架构：向加速器转型以及 FPGA 占据主导地位的理由
在本文中，我们将 SmartNIC 定义为 NIC，它允许在购买后的某个时刻将附加软件加载到 NIC 中，用于添加新功能或支持其他功能。这在很大程度上类似于您所购买的智能手机，然后从该供应商的应用商店安装应用。
关于FPGA Timing约束问题?
在查看XILINX的时序文档中，对于InputDelay = Tcko, Tcko为时钟有效延到来时，D触发器从D端到Q端的时间，也可以叫CLOCK TO OUTPUT DELAY，寄存器输出延时。这个参数在一般的ADC手册里面，都找不到该参数，只有建立时间和保持时间。如何找这个Tcko的值?
定点转换不再是 FPGA 或 ASIC 部署的必选项
在本文中，我们将以部署到 FPGA 的 IIR 滤波器为例，介绍本机浮点工作流。然后，我们将回顾使用定点的挑战，并比较使用单精度浮点或定点时面积和频率之间的取舍。我们还将展示浮点和定点的组合如何减少实际设计中的转换和实现时间，同时提供更高的精度。您将看到浮点如何在具有高动态范围要求的实际设计中显著缩小面积并提高速度
加速 AI 推断的三个关键因素
AI 已经开始改变我们生活的方方面面，推动了显著的社会进步。从自动驾驶汽车到 AI 辅助医疗诊断，我们正处于一个真正的变革时代的开端。但是，有机遇就会有挑战。AI 推断作为采用经训练的机器学习算法开展预测的过程，无论是部署在云端、边缘还是终端，都要求在严格的功耗预算下提供优异的处理性能。
创建 Vitis 加速平台第 3 部分：在 Vitis 中封装加速平台
这是《创建 Vitis 加速平台》系列的第 3 篇博文。在前文中，我们讲解了如何创建硬件和软件工程。在本文中，我们将讲解如何在 Vitis™ 中将所有这些工程封装在一起。
【问答】Vivado — 无法将静态区域或可重新配置模块中的 BUFG 直接连接至另一个可重新配置模块中的 BUFG
当使用 Dynamic Function eXchange（部分重新配置）流程时，该工具报告显示成功生成了比特流，没有 DRC 错误，但生成的部分比特流不正确。部分比特流下载后，时钟停止运行。
使用高速数据转换器快速取得成功的关键
无论是设计测试和测量设备还是汽车激光雷达模拟前端（AFE），使用现代高速数据转换器的硬件设计人员都面临高频输入、输出、时钟速率和数字接口的严峻挑战。问题可能包括与您的现场可编程门阵列（FPGA）相连、确信您的首个设计通道将起作用或确定在构建系统之前如何对系统进行最佳建模。
【问答】Vivado 2020.1.1 - 补丁程序 - 可选反相器故障
本设计咨询涵盖了如下实现问题：时钟在驱动 UltraScale 或 UltraScale+ 架构的物理层块 (PHY) 时可能执行错误的反相操作。使用 Vivado 2020.1 或 Vivado 2020.1.1 时，PHY BITSLICE site 中包含的可选反相器 IPHY_OCLK_OPTINV 基于 INVERT 属性可能执行错误的反相操作。
【问答】Vivado 2020.1 - 补丁程序 - 可选反相器故障
本设计咨询涵盖了如下实现问题：时钟在驱动 UltraScale 或 UltraScale+ 架构的物理层块 (PHY) 时可能执行错误的反相操作。
使用 Vivado 2020.1 或 Vivado 2020.1.1 时，PHY BITSLICE site 中包含的可选反相器 IPHY_OCLK_OPTINV 基于 INVERT 属性可能执行错误的反相操作。
【干货分享】解决ZDMA应用例子xzdma_simple_example.c的“ZDMA Simple Example Failed”问题
ZDMA应用例子xzdma_simple_example.c 缺省只运行一次。在XZDma_SimpleExample()里的XZDma_SelfTest( )之后，把运行部分放进一个循环体，可以多次运行。测试工具是Xilinx SDK 2018.2.
智能 OCR 解决方案使用 Xilinx Ultrascale+ 和 Vitis AI 进行开发
文本是人类最具智慧、最有影响力的创造之一。文本中所蕴含的丰富、精确的高级语义可以帮助我们理解周遭世界，并用于构建可部署在真实环境中的自主运行解决方案。因此，自然环境下的自动文本读取，也称为场景文本检测/识别或 Photo OCR，已成为计算机视觉领域中关注度和重要性日益提高的研究课题。
【问答】Zynq UltraScale+ MPSoC — 带有 PCS/PMA 内核与外部 PHY 的 SGMII
XAPP1305 提供一个带 PCS/PMA 内核的 SGMII 示例，称之为“PS EMIO SGMII”。它不使用 FPGA 外部的 PHY 设备。对于我的使用案例，我想使用具有 SGMII 接口的外部 PHY 来连接。Linux 只能通过在设备树中设置 phy-handle 的 MDIO 管理一个 PHY。这个系统中有两个 PHY。怎么管理这两个 PHY？
【开源方案】PYNQ-DPU框架下的人工智能医学图像方案
本方案基于Vitis-AI、ZCU104验证平台和AWS-IoT GreenGrass，其中Vitis-AI用于COVID-19深度学习模型的转换、量化和编译，将模型转换为DPU可运行的.elf文件；ZCU104验证平台完成基于X-Ray图像的COVID-19 CNN在线检测或用作AWS-IoT GreenGrass的边缘计算设备，完成COVID-19的边缘实时检测。
