在设计仿真激励文件时，为了满足和外部芯片接口的时序要求，经常会用到延时赋值语句，由于不同的延时赋值语句在仿真过程中行为不同，会产生不同的激励输出，如果不认真区分不同表达式引起的差异，就可能产生错误的激励，无法保证仿真结果的正确，本文就是区分各种延时赋值语句的差异，并给出比较结果。
在当今热门的人工智能（AI）、5G、自动驾驶和超大规模数据中心应用领域，我们看到的一大市场趋势。就是越来越多的 ASIC 和 SoC 设计开始启动。在这些应用中，整个开发系统，随着新的芯片架构和集成软件不断更新换代变得越来越复杂......
时间：2019年9月26日上午10:00 - 11:30，本次研讨会同时适用于 边缘（Edge）和云（Cloud）应用，内容将包含：AI 技术与应用的趋势和挑战；赛灵思 AI 应用和技术的最新进展；与 AI 从业人员的互动探讨。
第二代 Zynq UltraScale+ RFSoC 器件现已量产！！屡获殊荣的赛灵思 Zynq® UltraScale+™ RFSoC，将高性能数据转换器集成于一个硬件可编程的 SoC 上，是面向 5G 海量 MIMO 的业界唯一自适应单芯片射频平台。第二代器件现已全面量产，可立即支持最新 5G 应用。
xilinx ZYNQ-7000系列芯片将处理器的软件可编程能力与FPGA的硬件可编程能力实现了完美结合，有低功耗和低成本等系统优势，可以实现无与伦比的系统性能、灵活性和可扩展性，同时可以加速产品的上市进程。与传统的SoC处理解决方案不同，ZYNQ-7000器件的灵活可编程逻辑能实现优化与差异化功能，使设计人员可以根据大部分应用的要求添加外设和加速器。
外部触发信号到来后，执行若干步骤，步骤由计数器控制。（这里的计数器可计数为0-127）。故触发信号高电平使能计数器使能信号(用组合逻辑实现)。仅计数器记到127后，或者复位信号到来，计数器使能归0.使能一旦归零，计数器恢复0。
在业界，串口又称为通用异步收发器(Universal Asynchronous Receiver/Transmitter，简称UART)，它的通信方式遵循一套串口协议：UART通信首先将接收到的并行数据换成串行数据来传输。数据帧从起始位开始，后面是7个或8个数据位，一个可用的奇偶校验位和一个或几个高位停止位
谈到视频的编解码，我们会自然地想到H.264、HEVC/H.265这些权威的视频编解码标准；谈到标准，有人觉得这个是有专门机构去研究的，我们关心应用就好；即使有兴趣读了标准和相关技术，面对更多的是各种数学公式和术语，如协方差、傅立叶变换、高频、滤波等等，需要花更多时间去理解。
最近，我突然想到一个问题：相比其它语言，有哪些概念或习惯叫法是 Python 特有的？在朋友圈提出这个问题后，我得到最多的回复是——Pythonic 。这个回复一点都不意外，名字中自带 Python 的，当然是特有的啦，与它相似的，还有 Pythonista 。
从本文档开始将介绍PS和PL之间通过AXI总线互联。三种AXI总线协议为① AXI_LITE：性能较低的地址映射传输，一次只能传输4字节；② AXI_STREAM：高速流数据传输，无地址映射，不能直接与PS连接；③ AXI（又称AXI_FULL）：性能较高的地址映射传输。
使用Vivado 工具生成 .hdf文件，比如ZU9_cpu.hdf；使用SDK工具生成FSBL。FSBL的作用主要是初始化PLL，DDR，MIO管脚分配，烧写FPGA，运行uboot等。核心代码代码位于psu_init.c中。
对于Vivado Hls来说，输入包括Tesbench，C/C++源代码和Directives，相应的输出为IP Catalog，DSP和SysGen，特别的，一个工程只能有一个顶层函数用于综和，这个顶层函数下面的子函数也是可以被综合的，会生成相应的VHDL和Verilog代码，所以，C综合后的RTL代码结构通常是跟原始C描述的结构是一致的，除非是子函数功能很简单，所需要的逻辑量很小。 通常在main函数以下的函数都可以被综合，也就是说，并不是所有的C/C++都可以被综合，动态内存分配和涉及到操作系统层面的操作不可以被综合。
没接触zynq之前，只用过FPGA，在FPGA中用verilog编程简单明了，后来稍微学习过一点nios ii，就在FPGA中也用过一点点nios ii。所以在刚接触zynq的时候，我就感觉zynq跟altera的FPGA和nios ii的编程肯定会有一些相似的地方。学习zynq的时候，一开始我就想弄清楚三个问题，第一zynq中怎么使用纯PL（programmable logic）部分？（就是把zynq当做普通FPGA用）第二zynq中怎么使用纯PS（process system）部分？（就是把zynq当做一个纯arm使用）第三自然而然就是zynq的PS和PL部分怎么协调工作，谁是主谁是从？
刚接触的时候好多教程都是教你怎么用PS部分，我捉摸了一段时间弄清楚了怎么使用纯PL部分了。希望大家在初学的时候能把PS和PL部分的关系弄清楚，对学习也会更有帮助的~
本次研讨会将为所有医疗设备的架构师和设计人员介绍一种可适用于所有工业自动化，以及其他高可靠性应用的功能安全策略和网络安全方法，同时还将介绍赛灵思的方案是如何应用于基于风险管理的意料设备设计流程中的，从而帮助客户创建更稳健的设计，加快上市时间。
典型的时序模型由发起寄存器、组合逻辑和捕获寄存器3部分组成，如图1所示形成了三条时钟路径：原时钟路径（Source Clock path）、数据时钟路径（Data path）、目的时钟路径（Destination Clock path）。
