<strong>简介</strong>
学习PCIe有一段时间了，这里将这段时间的学习做一个总结。由于手里没有包含PCIe的板子，因此所做的也就是尽力将XILINX提供的实例工程中的关键模块进行分析，包括 PIO_RX_ENGINE.v，PIO_TX_ENGINE.v，PIO_EP_MEM_ACCESS.v ，希望对和我一样的初学者有所帮助。

软件：VIVADO2017.4

<strong>第一步：PCIe基础知识 </strong>
PCIe协议比较复杂，XILINX官方提供了相关文档（pg054），此外也有不少好的中文学习资料（PCIe入门，PCIe体系结构导读）。文章结尾会上传部分学习资料，有需要的同学可以下载。

本文主要介绍如何使用 HSI 工具来创建一个定制驱动程序，使 xparameters.h 文件驻留在 SDK 中。

<strong>第 1 步：在 IP 打包器中创建 IP</strong>

本文是该系列的第13篇。Vivado HLS是Xilinx FPGA开发套件中的一款软件，可以使用C/C++语言进行设计，并转换为RTL级模型。System Generator中的Vivado HLS block可以将HLS开发软件设计的C/C++代码整合到Simulink环境中，利用Simulink强大的仿真特性对设计进行仿真测试。

ug948中提供的官方例程为图像的中值滤波，该设计将一副256*256大小的RGB图像，添加噪声后提取出其中的Y通道，使用C++语言完成中值滤波。该设计将在Simulink环境下进行仿真。本文将完成改该设计，借此介绍上述功能。

<font color="#FF8000">作者：OpensLee，FPGA开源工作室</font>

<font color="#FF8000">作者：作者：德州仪器 Chris Glaser</font>

随着电子设备的尺寸越来越小，电源设计人员在设计电源时必须考虑热限值的问题。如果一个较小的电源无法在特定的应用环境（包括环境温度）下以高负载运行，那么它就等同于没有用处。

无线通信是现在应用最为广泛的通信技术之一，其核心是把要传输的数据调制在载波上发射出去，载波状态的变化承载了不同的信息。

近日，Xilinx主管全球数据中心业务的副总裁Freddy赴深访问恒扬数据总部，Freddy 一行在CEO李浩等高层的陪同下，对恒扬数据进行了深入调研和参观，双方在愉快的气氛中对以往业务进行了梳理，并达成进一步深化合作意向，双方均对未来合作充满期待。

<font color="#FF8000">作者：卢佳柔，新通讯 2018 年 9 月号 211 期《 行家出手 》</font>

自驾车商机诱人，驱动传统车厂与物联网厂商跨界抢进，更加速人工智能(AI)、先进驾驶辅助系统(ADAS)发展愈趋白热化。而嵌入式视觉也搭上AI与ADAS发展的顺风车，成为实现自驾车发展不可或缺的关键技术，为了要满足嵌入式视觉技术的灵活度，低延迟、低功耗与低成本的要素缺一不可。

阻塞与非阻塞赋值的语言结构是Verilog语言中最难理解的概念之一。

有这样的两个要点：
（1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构；
**（2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。

这样做的原因是：**

这是因为要使综合前仿真和综合后仿真一致的缘故。

为了更好地理解上述要点，我们需要对Verilog语言中的阻塞赋值和非阻塞赋值的功能和执行时间上的差别有深入的理解。我们定义下面的两个关键字：
RHS——方程式右手方向的表达式或变量可分别缩写成 RHS表达式或RHS变量；
LHS ——方程式左手方向的表达式或变量可分别缩写成LHS 表达式或LHS变量。

<font color="#FF8000">作者：OpenSLee</font>

<strong>1. 背景知识</strong>

该视频演示了 RFSoC RF 数据转换器评估工具，该工具可对 Zynq UltraScale + RFSoC ADC 和DAC 进行性能评估。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5825560554001' allowfullscreen frameborder=0 width="600" height="338"></iframe>

本文是该系列的第12篇，上一篇介绍了在System Generator设计中使用Black Box调用HDL代码的方法，并使用Simulink+Vivado Simulator进行了协同仿真。本文将对该block及其中涉及到的MATLAB配置文件作详细介绍。

Zynq UltraScale + ZCU111 评估套件和功能概述。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5825561743001' allowfullscreen frameborder=0 width="600" height="338"></iframe>

<font color="#FF8000">作者：Kevin Zhang</font>

本篇文章整理一下同步FIFO的实现。首先介绍一下FIFO的基础知识：

初学Xilinx SDK的开发，下面记录使用到的API函数及自己的理解。若有误，还请指教。

<font color="#FF8000">作者：OpenSLee</font>

<strong>1. 背景知识</strong>

Helloworld 实验总是各种编程语言的开始第一课，这里我们将使用xilinx zynq-7000芯片ARM端完成串口打印”Helloworld”实验，旨在体验一下zynq-7000 的开发流程，为以后的zynq-7000的开发打下基础。

<strong>2. Zynq-7000 HelloWord</strong>

本人使用的zynq-7000芯片为xc7z010clg400。

Vivado的工程创建我们在这里就不在详述。

<strong>定义I/O Ports信息</strong>
每个完整的FPGA设计必然包含I/O Ports定义与配置环节。I/O Ports包含了FPGA内部信号、管脚、PCB之间的连接关系。常用的设计方法有两种：
1. RTL工程：完成了RTL设计后，打开一个设计（如综合后设计）并换到I/O Planning View Layout，Vivado会自动从设计中读取I/O端口导入到I/O Ports窗口中，进行后续设置。

2. I/O Planning工程：可以在设计之前预先创建此工程，只定义I/O端口。此工程还可以读取包含I/O定义的CSV或XDC文件，将I/O信息导入到I/O Ports窗口。此类工程的意义是在设计前就确定好管脚约束信息，保证硬件设计与RTL设计工作同步展开。

编译自 SmarterWithGartner

自1995年起，Gartner就开始关注伴随着每一次的新技术和创新出现而来的炒作与幻灭，并开始跟踪技术沿着周期发展的趋势，研究其间的共同模式，以此为各类组织何时在哪里进行技术部署提供指南。每年，Gartner发布的Hype Cycle曲线涵盖90多个应用领域、1800多项技术领域。例如智慧城市、大数据、安全、存储、开源软件、云计算、医疗等。

2018 年 hype cycle 出现了17个新技术，Gartner将它们分为 5 个大趋势：民主化人工智能（AI）、数字化生态系统、DIY生物黑客、透明的沉浸式体验和无处不在的基础设施。

2018 “全球电子成就奖”投票及抽奖活动 （2018 World Electronics Achievements Awards）现已正式上线。

<font color="#FF8000">作者：Joe DeLaere，赛灵思 Zynq UltraScale+ RFSoC 套件产品市场经理</font>

赛灵思推出了新款 Zynq UltraScale+ RFSoC ZCU111 评估套件，用于支持 RF 级模拟设计评估，便于广大用户亲身尝试这款颠覆性技术。该套件属于同类首创，采用 Zynq UltraScale+ RFSoC ，整合了多 Gb ADC 和 DAC 采样功能以及 FPGA 逻辑。