FPGA 开发圈 | FPGA 社区

IDC对全球IT市场十大预测：逾60%全球GDP数字化

据《福布斯》北京时间11月5日报道，市场研究公司IDC发表报告称，鉴于竞争对手和产业都在向数字化转型，如果企业不能快速向数字化转型，到2022年，它们逾三分之二的目标市场会消失。以下是它对2019年IT产业的十大预测：预测1：数字化的经济。到2022年，逾60%的全球GDP将都是数字化的，推动2019-2022年期间与IT相关的投资将达到约7万亿美元。预测2：数字化原生IT。到2023年，... 阅读详情

2018-11-05 | IDC

Xilinx 灵活应变的深度学习方案助力研华物联网共创峰会

11月1日-2日，研华公司在苏州举办的首届研华物联网共创峰会圆满结束，超过五千位来自全球的研华客户、合作伙伴参与了此次盛会。作为工业物联网、智慧工厂、城市、医疗、能源等领域的重要芯片提供商，赛灵思公司应邀参加了此次大会，通过演讲和演示，突出展示了赛灵思致力于打造灵活应变、万物智能世界的深度学习解决方案。会议期间，赛灵思大中华区技术销售高级总监周海天和赛灵思大中华区业务拓展总监朱勇，... 阅读详情

2018-11-05 | 深度学习, 研华, 研华物联网共创峰会

佰才邦携手赛灵思于第一届进博会展示5G系留式无人机高空基站

2018年11月5日，佰才邦携手赛灵思（Xilinx）在第一届中国国际进口博览会中展示了全球首款基于5G基站的5G系留式无人机高空基站。该产品采用大负载能力的系留式无人机作为飞行平台，携带基于赛灵思MPSOC系列芯片的大功率5G RRU，可在15分钟内飞行到200米高空，完成5G应急通信网络的快速部署。无人机基站升空后，单次空中停留时间可超过24小时，覆盖半径超过5公里，... 阅读详情

2018-11-05 | 5G, 佰才邦, 无人机高空基站

Xilinx ZYNQ 7000+Vivado2015.2系列（二）之奇数分频和逻辑分析仪（ILA）的使用

前言：偶数分频容易得到：N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。奇数分频如何得到呢？第一部分奇数分频奇数分频方法： N倍奇数分频，首先进行上升沿触发进行模N计数，计数到（N-1）/2时输出时钟翻转，同时进行下降沿触发的模N计数，计数到（N-1）/... 阅读详情

2018-11-02 | Vivado2015.2, Zynq-7000

的卢深视：共同推进三维人脸识别落地

　赛灵思开发者大会( Xilinx Developer Forum)于2018年10月16日在北京举行，近1300名开发者、合作伙伴及AI科技公司共聚北京。华为、阿里云、浪潮、的卢深视等国内领先科技企业共同分享了利用赛灵思FPGA技术在数据中心、自动驾驶、人脸识别等领域加速中国创新应用的诸多成就。　　作为三维视觉领域具有代表性的技术公司，的卢深视高级算法研究员崔哲发表了《从深度感知到三维识别》... 阅读详情

2018-11-02 | 人脸识别, 的卢深视, 赛灵思开发者大会

FPGA设计千兆以太网MAC（3）——数据缓存及位宽转换模块设计与验证

　本文设计思想采用明德扬至简设计法。上一篇博文中定制了自定义MAC IP的结构，在用户侧需要位宽转换及数据缓存。本文以TX方向为例，设计并验证发送缓存模块。这里定义该模块可缓存4个最大长度数据包，用户根据需求改动即可。　　该模块核心是利用异步FIFO进行跨时钟域处理，位宽转换由VerilogHDL实现。需要注意的是用户数据包位宽32bit，因此包尾可能有无效字节，... 阅读详情

2018-11-02 | FPGA设计, 千兆以太网MAC

Vivado HLS 接口综合

Vivado HLS中常见的接口类型有： 1. ap_none 默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，对应于HDL中的wire类型。 2. ap_stable 只用于输入信号，其具体实现方式仍为ap_none。它用于向Vivado HLS的综合器表明该信号在两次复位之间值是不变的。 3. ap_vld... 阅读详情

2018-11-02 | Vivado HLS

赛灵思蝶变之路：从FPGA进入ACAP世界

作者：邓晓蕾，经济观察网近日，自适应和智能计算公司赛灵思（Xilinx）公布2019财年第二季度财报，财报显示该公司实现季度性收入7.46亿美元，比去年同期增长19%，这也是赛灵思连续12个季度实现了正增长。赛灵思首席执行官Victor Peng表示，得益于5G网络、数据中心及汽车等业务需求带动FPGA的出货，加上人工智能及云计算等应用的广泛增长基础, 与上一年销售额相比，... 阅读详情

2018-11-01 | ACAP, FPGA, 今日头条, 赛灵思

Petalinux生成的Image文件与作用

对于ZYNQ MPSoC有以下几个文件， 1.FSBL 这个FSBL跟zynq-7000的fsbl是一样的，用户可以选择用cortex-a53制作启动的fsbl文件，也可以选择用cortex-r5来制作启动的fsbl文件。 2.PMUFW （pmufw.elf） PMU的配置文件，但这个不是必须的，用户是可选的，MPSOC有LPD.FPD.PL三路电源轨，PMU是为了更好的管理电源和控制功耗，... 阅读详情

2018-11-01 | Petalinux

PYNQ系列学习（一）： Pynq开发环境配置

PYNQ项目是一个新的开源框架，使嵌入式编程人员在无需设计可编程逻辑电路的情况下充分发挥Xilinx Zynq All Programmable SoC（APSoC）的功能。与常规方式不同的是，通过PYNQ，用户可以使用Python进行APSoC编程，并且代码可直接在PYNQ-Z1上进行开发和测试。通过PYNQ，可编程逻辑电路将作为硬件库导入并通过其API进行编程，... 阅读详情

2018-11-01 | PYNQ

在xilinx SDK中查询API函数的方法

当我们使用vivado搭建好硬件设计后就要在SDK下进行程序编写了，在SDK中我们可以建立C/C++工程，所以就有很多的库函数可以调用，那么问题来了，如何查询我想要的API函数呢？或者是该API函数如何使用？下面我将以GPIO的IPCore为例介绍如何查询API函数。 1.将vivado设计好的硬件设计导入到SDK中，就可以把SDK代码编辑区的变迁也让切换到system.mss页面，... 阅读详情

2018-11-01 | API函数, Xilinx-SDK

Vivado平台IP核的封装方式

作者：浅搁 FPGA2嵌入式 1. 前言 IP核这个东西相信很多人都不陌生吧，不管是哪个FPGA厂家，都会有自己的一些现成IP核供用户使用，从而节省设计的开发时间。在一个设计中，个人觉得将模块变成一个个直观的图形界面更有助于理清思路，增强整个设计的逻辑性。以前用过Microsemi的开发平台，觉得挺人性化的，你写完代码后，直接把.v文件拉到画布中，文件便会以图形模块的形式显示出来，... 阅读详情

2018-11-01 | IP核, Vivado

加速人工智能创新,赛灵思布展中国国际进口博览会

精彩演示，丰富的发言人组合 2018年10月31日，刚刚在北京举行了1300多名开发者参加的XDF （赛灵思开发者大会）之后，赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX) ）积极投身举国甚至整个全球瞩目的首届中国国际进口博览会（简称进博会，11月5日-10日），准备向中国的用户展示包括数据中心加速，医疗超声、工业机械臂、5G无人机、深度学习智能摄像头、裸眼3D电视，... 阅读详情

2018-10-31 | 中国国际进口博览会, 人工智能

Vivado使用技巧（23）——综合运行与OOC

创建综合运行一个“运行（run）”是指定义和配置设计在综合过程中的各方面，包括：使用的Xilinx器件、应用的约束集、启动单个或多个综合的选项、控制综合引擎结果的选项。点击Flow菜单中的Create Funs，或在Design Runs窗口中：点击工具栏中的+，即可打开新建运行窗口：选择Synthesis，点击Next，打开配置综合运行的窗口：

2018-10-31 | OOC综合, Vivado

FPGA设计千兆以太网MAC（2）——以太网协议及设计规划

上篇该系列博文中通过MDIO接口实现了PHY芯片的状态检测，验证其已处于1000M 全双工工作模式。在设计MAC逻辑之前，要先清楚MAC与PHY之间的接口以及以太网协议细节，这样才能保证网络的兼容性。本文内容多来自Xilinx官方文档pg051 tri-mode-eth-mac. 1.GMII接口　　此处使用较简单的GMII接口，接口列表及说明如下：... 阅读详情

2018-10-31 | FPGA设计, 以太网协议, 千兆以太网MAC