FPGA 开发圈 | FPGA 社区

Vivado使用技巧（18）——仿真功能概述

仿真功能概述仿真FPGA开发中常用的功能，通过给设计注入激励和观察输出结果，验证设计的功能性。Vivado设计套件支持如下仿真工具：Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-PRO和Active-HDl。 Vivado的仿真流程如下图所示：

2018-09-26 | Vivado, 仿真

MPSOC之4——petalinux提取源码

petalinux使用太不方便，捆绑的太死板，也不通用，还不如直接用编译器来的简单高效。本文说明从petalinux中提取出源代码的过程，前提是已经petalinux-build完成。 1. uboot 编译结果里没有uboot的源码，可能是编译完了就删除了。从git上下载吧。 git clone https://github.com/Xilinx/u-boot-xlnx.git

2018-09-26 | MPSoC, Petalinux

本文通过一个简单的例子，介绍Vivado 下的仿真过程。主要参考了miz702的教程，同时也参考了Xilinx的ug937, xapp199.。我的软件平台是Vivado 2015.4, 硬件平台是黑金的AC7010, Zynq 7000，其实与平台关系不大。本文分为四部分：工程的建立，测试代码，仿真图形输出，更复杂点的例子。工程和源码下载链接：链接：http://pan.baidu... 阅读详情

2018-09-25 | Vivado, 仿真

基于Zynq-7000的自动化监测系统BSP设计与实现

作者：宋凯，高寒；来源：2018年电子技术应用第9期摘要：实现一种基于Zynq-7000全可编程片上系统（AP SoC）的板级支持包（BSP）设计方法及应用流程。该BSP设计主要面向工业自动化监测领域，提供了一种行之有效的嵌入式系统BSP实现流程，有利于提高工业自动化监测系统的开发效率。针对使用串行通信方式的工业监测设备，设计面向小型自动化监测系统的FPGA工程,... 阅读详情

2018-09-25 | XC7Z010, Zynq-7000

学会System Generator（19）——增量调制（DM）编码解码

本文是该系列的第19篇。语音编码压缩的目的是在尽量不损失信息的情况下降低码率，从而节省存储空间和通信带宽。To Multimedia File这个block就提供几种语音压缩方式：CCITT A律、CCITT μ律、GSM 6.10、PCM、ADPCM。本文将介绍一种很简单的增量调制（DM）编码方式。 DM编解码 DM（Delta Modulation）编码的原理很简单，... 阅读详情

2018-09-25 | DM编解码, System Generator, 语音编码压缩

利用ZYNQ SOC快速打开算法验证通路（2）——数据传输最简方案：网络调试助手+W5500协议栈芯片

在上一篇该系列博文中讲解了MATLAB待处理数据写入.bin二进制数据文件的过程，接下来需要将数据通过以太网发送到ZYNQ验证平台。之前了解过Xilinx公司面向DSP开发的System Generator可以通过硬件协仿真的方式，进行算法板级验证。一个是本人不熟悉这种方式，再一个缺乏通用性，也无法在系统层面进行硬件验证。当然方案有很多，... 阅读详情

2018-09-25 | W5500, Zynq

DDR3 SDRAM IP 的写时序

作者：OpenSLee ，来源：FPGA开源工作室 1. 背景这篇文章主要介绍了DDR3IP核的写实现。 2. 写命令和数据总线介绍 DDR3 SDRAM控制器IP核主要预留了两组总线，一组可以直接绑定到DDR3 SDRAM芯片端口，一组是留给用户端使用的，框图如图1所示。如图1 所示的中间部分为我们调取的IP 核，user FPGA Logic 为用户端逻辑，DDR2/... 阅读详情

2018-09-21 | DDR3

【视频】Vivado 报告介绍

生成并使用 Vivado 时序报告分析不成功的时序路径。

2018-09-21 | Vivado

ZYNQ 高速接口系列（一） PCIe接口

PCIe 学习笔记一、PCIe概况随着现代处理器技术的发展，使用高速差分总线替代并行总线已是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而可以使用更少的信号线达到更高的通讯速度。PCIe总线解决了PCI总线的不足，它的发展将取代PCI成为新型的数据总线，其提供了更加完善的性能，更多的功能，更强的可扩展性和更低的成本。在PCIE中有两种数据传输方式： 1>... 阅读详情

2018-09-21 | PCIe接口, Zynq

嵌入式工程师常用的CAN总线协议汇总

本文说的CAN即是一种总线，也是一种协议。因此，我们常听见CAN总线，也常听见CAN协议。 CAN协议和CANOpen协议是两套不同的协议。从软硬件层次来划分，CAN协议属于硬件协议，而CANOpen属于软件协议。本篇文章先概述一下CAN网络，让大家对CAN总线协议有一个全局的概念，再到底层的CAN总线协议知识。 1、CAN网络... 阅读详情

2018-09-21 | CAN协议, CAN总线

Vivado使用技巧（17）——创建IBIS模型

IBIS模型概述 IBIS是一种器件模型标准，允许使用行为模型进行开发，这些行为模型描述了器件内部互联的信号。IBIS模型保留专用的电路信息，不像SPICE这种结构化模型，IBIS模型是基于测量或电路仿真得到的 V/I曲线数据。每个IOB标准都有IBIS模型，器件的所有I/O标准的IBIS模型组合在一起便是IBIS文件。IBIS文件还包含器件中所使用的管脚列表，这些管脚连接到配置为支持特定I/... 阅读详情

2018-09-21 | IBIS, Vivado

用Python 进行深度学习

摘要：深度学习背后的主要原因是人工智能应该从人脑中汲取灵感。本文就用一个小例子无死角的介绍一下深度学习！人脑模拟深度学习背后的主要原因是人工智能应该从人脑中汲取灵感。此观点引出了“神经网络”这一术语。人脑中包含数十亿个神经元，它们之间有数万个连接。很多情况下，深度学习算法和人脑相似，因为人脑和深度学习模型都拥有大量的编译单元（神经元），这些编译单元（神经元）在独立的情况下都不太智能... 阅读详情

2018-09-20 | python, 深度学习

利用ZYNQ SOC快速打开算法验证通路（1）——MATLAB浮点数与定点二进制补码互转

作者：没落骑士最近本人一直在学习ZYNQ SOC的使用，目的是应对科研需要，做出通用的算法验证平台。大概思想是：ZYNQ PS端负责与MATLAB等上位机数据分析与可视化软件交互：既可传输数据，也能通过上位机配置更新硬件算法模块配置寄存器内容，同时可计算分析PL端算法实现性能指标。PL端的FPGA逻辑则负责算法的硬件实现，以探索高效并行硬件架构。为此本人后续会持续编写《... 阅读详情

2018-09-20 | Matlab, Zynq

使用 VHDL 进行设计

课程对象希望有效利用 VHDL 进行数字设计的建模、设计和综合的工程师必备条件数字设计的基本知识课程说明这个综合课程将全面介绍 VHDL 语言。重点是编写可靠的可综合代码，以及足够的仿真代码以编写可行的测试平台。涉及结构、寄存器传送级（RTL）和行为编码风格。本课程主要针对 Xilinx 器件和 FPGA 器件。通过使用自顶向下的综合设计方法，可以将获取的信息应用于任何数字设计。... 阅读详情

2018-09-20 | VHDL