PS模块通过axi_bram模块，可以使用AXI接口读写PL内的Block RAM，实现PS与PL之间的数据互联。axi_bram需要与Block Memory Generator模块共同使用，axi_bram将PS的AXI操作转化为bram的控制接口时序。建立Vivado工程，并且添加Zynq模块，AXI BRAM Controller模块，Block Memory Generator模块，... 阅读详情

经常听到有媒体问ASIC是否取代FPGA这类问题，看看ASIC设计流程，其中的数字前端中的仿真和验证是离不开FPGA的，所以FPGA和ASIC是共生关系，有了更大的FPGA ，才能在数字IC仿真原型设计效率上大大提升，才可以支持和设计更复杂更大的ASIC，近10年来，赛灵思一直保持着最大业内FPGA的记录，今天，赛灵思再次刷新最大FPGA的新记录

在 2019 年 8 月 22 - 23日，2019全球闪存峰会上，赛灵思作为 FPGA 的发明者将现场展示我们的 “基于 FPGA 的 NVMe Target 控制器” 解决方案。同期在闪存存储网络论坛上，赛灵思公司数据中心架构师，唐杰也将做《FPGA 助力计算和存储的结合》的主题演讲，与参会者共同探讨新的大数据时代，计算和存储所面临的新挑战和新趋势

锁存器（latch）是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。简单地说，锁存器有两个输入，一个是有效信号EN，一个是输入数据信号DATA_IN，有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。

本文首先介绍深度学习中的YOLOv2-Tiny目标检测算法，然后设计对应的硬件加速器，并且就加速器中各模块的处理时延进行简单建模，给出卷积模块的详细设计，最后，在Xilinx公司的Zedboard开发板上进行评估。

前两篇我们学习了TCP的发送，本文学习如何处理接收数据。本文使用TCP设计一个echo服务器，开发板将来自所有IP地址和端口的数据原路发送回去，功能和本系列第15篇的UDP echo服务器相同。本文实例与SDK提供的“lwip echo server”例程相比要简化许多，没有使用DHCP协议。本文主要是学习TCP的接收回调，DHCP的内容会在后面专门讲述。

赛灵思 Alveo™ U280 数据中心加速器卡支持 PCI Express® Gen3 x 16 和 Gen4 x 8，配备 8 GB 高带宽存储器 (HBM2)，旨在加速计算密集型应用，如机器学习、数据分析和视频处理存储器限制、计算密集型应用包括数据库分析和机器学习推断