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了解光纤传输 PCIe
智多晶首款车规级FPGA芯片发布
走对这几步 让 I2S 收发器跑起来!
ZYNQ EMIO使用及可重用封装
为了快速实现算法板级验证,PC端需要通过JTAG或以太网与FPGA形成通路。最简单便捷的方案是利用协议栈芯片,用户可以无视底层,利用简单的SPI协议读写寄存器实现复杂的TCP UDP等网络协议。当然带宽会受限于SPI接口有效速率,本文采用芯片为W5500,支持10M/100M自适应,其理论值高达80Mbps,基本达到算法验证的要求。 ZYNQ可以通过灵活的EMIO模拟SPI接口...
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2018-11-08 |
EMIO
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W5500
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Zynq
Vivado HLS 图像的获取
作者: OpenSLee,来源:FPGA开源工作室 1. 背景知识 OPENCV(Open Source Computer Vision)被广泛的使用在计算机视觉开发上。使用Vivado HLS视频库在zynq-7000全可编程soc上加速OPENCV 应用的开发,将大大提升我们的计算机视觉开发。 图1和图2展示了如何使用opencv加速zynq-7000全可编程...
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2018-11-08 |
OpenCV
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Vivado HLS
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计算机视觉
使用XDMA实现PCIE映射AXI-Lite对VDMA进行配置
在Xilinx提供的很多ip如VDMA ,OSD,Mixer,TPG等等,在使用前都需要进行配置,配置接口往往是AXI-Lite接口,正常情况下我们一般自己编写配置逻辑或者通过MB/ZYNQ等对IP进行配置,如果在我们使用到XDMA的同时也使用到需要AXI-Lite配置的ip的话,那么有一种新的方法可以对这类型IP进行配置。首先说说XDMA,XDMA是Xilinx封装好的PCIE DMA传输IP...
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2018-11-08 |
XDMA
Silexica发布多核软件开发工具SLX的最新版本,FPGA和C/C++功能得到大幅增强
2018年10月23日 - Silexica发布了多核软件开发工具SLX的最新版本,新版的FPGA和C/C++功能得到大幅增强。SLX工具是目前业界首款用于FPGA的工具,该软件全面支持Xilinx的SDSoC开发环境,在进入高阶综合(High-Level Synthesis,HLS)之前即可进行软硬件开发探索,保证HLS的进行过程更加精确高效。SLX for C/C++...
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2018-11-08 |
FPGA
,
Silexica
Vivado工程经验与时序收敛技巧
FPGA毕竟不是ASIC,对时序收敛的要求更加严格,本文主要介绍本人在工程中学习到的各种时序约束技巧。 首先强烈推荐阅读官方文档UG903和UG949,这是最重要的参考资料,没有之一。它提倡要在设计的早期阶段就要排除问题,越到后期时序的改善就越困难。其中HLS层次对性能的影响是最大的。 本文将从代码风格,时序修正,工程设置等几个方面介绍本人的实践经验,希望让各位初学者快速提高,...
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2018-11-08 |
时序收敛
Xilinx CEO 将出席深圳全球 CEO 峰会
2018年11月8日,赛灵思公司CEO,Victor Peng 确认出席由 Aspencore 在深圳举办的全球 CEO 峰会,并将带来主题演讲,与参会者探讨人工智能兴起带来的机遇和挑战,分析后摩尔定律时代新的计算模式,并分享赛灵思重大的行业突破和最新产品将如何加速 AI 和各种创新。 与此同时,与上月盛大的 XDF 赛灵思开发者大会失之交臂的深圳的开发者们,将有机会看到精选自 XDF...
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2018-11-07 |
Victor-Peng
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全球CEO峰会
Pinnacle Imaging Systems和安森美半导体合作推出新的HDR监控方案,采用Xilinx技术扩展高动态范围视频的界限
在真实情况的测试下,新的方案捕获和色调映射高对比度场景达120 dB或20 EV,全是全高清1080 p 30 fps实时输出 高动态范围(HDR)图像信号处理器(ISP)和HDR视频方案开发商Pinnacle Imaging Systems和领先的HDR图像传感器供应商安森美半导体,联合推出新的更低成本的HDR视频监控方案,能捕获高对比度场景(120 dB),...
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2018-11-07 |
Ultra-HDR
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ZYNQ-7030
从配角走向主流,一家34岁的老牌芯片公司还存在多少可
作者:四月,来源:机器之能 对于一家已经成立34年的老牌芯片公司而言,未来还将存在多少可能性?尤其当曾经并肩作战的“老战友”都逐一被巨头收编之后。 回答或许多是中规中矩的“平稳发展”、“逐步增长”,亦或者“被收购”…… 但现在,这个答案正因一位颇具使命感的新任CEO而格外让人期待——赛灵思第四任CEOVictor Peng认为,“历时四年,投入超十亿美元研发的ACAP有望成为一个更主流的计算平台...
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2018-11-07 |
ACAP
,
Victor-Peng
Xilinx ZYNQ 7000+Vivado2015.2系列(三)之HelloWorld实验(最小系统)(纯PS)
前言: 使用的板子是zc702。用Vivado的IP核搭建最小系统,包括ARM核(CPU xc7z020),DDR3(4×256M),一个UART串口(Mini USB转串口),纯PS,通过串口打印出HelloWorld,工程虽小,五脏俱全,算是一种朝圣。配置要和板子对应,大家注意修改。 操作步骤: 硬件部分 1. 新建Vivado工程。...
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2018-11-07 |
Helloworld
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Vivado2015.2
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Zynq-7000
高能效比的加速解决方案——华为FX系列FPGA加速卡
2018年10月16日,华为在赛灵思开发者论坛( XDF)上与赛灵思联合发布了FX系列FPGA加速卡,为基因测序、视频编码、图片处理、数据压缩等业务提供了高能效比的加速解决方案。 “随着IT和人工智能技术快速发展,寻找高能效比的数据中心加速方案至关重要。我们很高兴和赛灵思开展技术及商业合作,结合双方的优势共同为企业客户提供灵活高效的FPGA加速解决方案,助力客户在智能时代快速应对业务变化...
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2018-11-06 |
FPGA加速卡
【下载】USB 3.2: 最新USB Type-C挑战
在本白皮书中,了解如何克服USB 3.2和 USB Type-C 未来的挑战,并成功实施新的 20Gbps 标准。
2018-11-06 |
USB-3.2
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USB-Type-C
【视频】使用 xfOpenCV 实现嵌入式视觉加速
Xilinx 将展示从 SDSoC开发环境加速的 xfOpenCV 库和自定义 CV 函数。
2018-11-06 |
xfOpenCV
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嵌入式视觉
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SDSoC开发环境
那些年我们学过的数模电...
作者:做但不能忘思考 ,来源:FPGA2嵌入式 0. 概述 做FPGA开发或者是嵌入式开发,数字图像处理是一个很大的领域,回顾下大学里学的模电,数电,单片机原理,数字图像处理,通信理论,MATLAB,目前比较前沿的Python等知识联系起来,能更好的指明人生规划的方向。 1. 模拟电路 都记得我们大学学习的一门课程,模拟电路吗?难,枯燥,又感觉没有鬼用。...
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2018-11-06 |
数字图像处理
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数字电路
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模拟电路
Vivado FIR滤波器设计与仿真(二)
在Vivado FIR滤波器设计与仿真(一)中产生了两路正弦信号,频率分别为4MHz和5MHz,今天要进行FIR滤波器设计,在进行滤波器设计之前,需要对滤波器的参数进行设置,需要借助MATLAB软件或者Filter Solutions软件,这次使用Filter Solutions来进行参数设定。 关于Filter Solutions软件的使用,这里有一篇博客比较详细的介绍了它的用法,...
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2018-11-06 |
FIR滤波器
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Vivado
Verilog HDL入门思路梳理
一. 概述 Verilog HDL不同于我们学过的C,Python等软件设计语言;Verilog是一门硬件描述语言。这里有两个关键词:硬件,描述。 硬件:表示我们时刻要从数字电路系统的角度去认识和学习Verilog HDL 描述:而不是设计。因此表示在用动手进行Verilog编写之前,电路的架构至少已经在你脑子里构建好了,而Verilog只是把它描述出来而已。 从上面两点可以看出,...
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2018-11-05 |
Verilog-HDL
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