聚焦 FPGA 设计、嵌入式开发与可编程技术

【视频】如何在Alveo卡上使用机器学习套件构建和优化定制型应用

本视频将向您详细介绍在赛灵思 Alveo 加速卡环境中，如何使用 Xilinx ML Suite（机器学习套件）来构建定制化的应用。介绍将包括如何产生训练好的模型、如何优化这些训练好的模型，并且使用这些模型来构建程序来加速设计等步骤的详细介绍。

HLS和Alveo迎来Fintech的新时代

FPGA在fintech领域的应用历史悠久，Virtex时代就可见高频交易的应用。FPGA由于其内部逻辑及计算单元的丰富性和灵活性，可定制低延时、高吞吐率的设计，基本上可以碾压软件实现的性能。

XDF（亚洲站）6 折门票，限时抢购

在赛灵思，我们深深明白，开发人员所面临的最大挑战，是如何事半功倍并随时紧跟新技术发展的步伐。欢迎参加 2019 赛灵思开发者大会（XDF 2019），结识来自全球的专家们，并将您的创意加速变成现实。多达 75场独一无二的深度研讨会以及 20多个小时的现场动手开发实验项目，等待您的参与！

学会Zynq（26）UART轮询（poll）模式示例

Zynq中的UART支持轮询和中断驱动两种模式。本文给出两个使用轮询模式的例子，在24篇程序框架的基础上进行改动（贴出主要改动代码，改动很小的地方，如函数接口变化导致函数声明也要改，相信你可以根据我的代码和设计目的自己完成），最后再讨论一下轮询模式的特点。

PCIx系列之“M-PCIe”

M-PCIe即Mobile PCIe，主要应用对象是智能手机等嵌入式设备。PCI-SIG在PCIe Spec V3.1中引入基于MIPI M-PHY V2.0的M-PCIe。相比于标准的PCIe总线，M-PCIe ECN主要的改动在物理层，通过引入M-PHY，旨在获得更低的功耗以适应嵌入式设备的低功耗要求。

5分钟教你真正实现任意分频

在大部分的教科书中，都会提到如何分频，包括奇数分频，偶数分频，小数分频等。首先讲述DSS（直接频率合成法）的原理。DDS是重要的频率合成方法，在波形发生器中有极其重要的应用。DDS主要由几部分组成：a) 相位累加器；b) RAM数据读取；c) D/A转换器；d) 低通滤波器。

你真的知道Python的字符串是什么吗？

根据维基百科定义：字符串是由零个或多个字符组成的有限序列。而在Python 3中，它有着更明确的意思：字符串是由Unicode码点组成的不可变序列（Strings are immutable sequences of Unicode code points.）

xilinx oddr idelay用法简单介绍

我们知道xilinx FPGA的selectio中有ilogic和ologic资源，可以实现iddr/oddr，idelay和odelay等功能。刚入门时可能对xilinx的原语不太熟练，在vivado的tools-> language templates中搜索iddr idelay等关键词，可以看到A7等器件下原语模板。复制出来照葫芦画瓢，再仿真一下基本就能学会怎么用了。

Xilinx FPGA常见配置模式总结

Spartan6系列FPGA常见的配置模式有5种，由模式输入管脚M1、M0决定。该5种模式可分为3大类，1. JTAG模式（可归为从模式）；2. 主模式；3. 从模式。

ZYNQ进阶之路4--PL端uart接收设计

在ZYNQ进阶之路3中我们讲解了PL端UART 发送的设计，本节我们讲解PL端实现串口UART的接收设计。

【视频】医疗成像、诊断及临床设备的智能解决方案

通过异构多处理、I / O 灵活性、基于硬件的确定性控制以及在网络安全、安全性和机器学习领域的全面解决方案，满足可扩展医疗保健平台不断增长的需求。

您的存储器堆叠了吗？—— 赛灵思推出16GB HBM FPGA

当您想到处理性能时，脑子里最先出现的影响因素往往并不是存储吧？但是，如果您正在处理大量的大型数据集，那么每个步骤的带宽都会影响到您完成工作的速度和效率。对于AI应用、8K视频处理、医疗成像、区块链和汽车解决方案等工作负载，高带宽性能带来的差异就如同玩具水枪与消防水带的区别。

时序分析的基本概念和术语

发起沿和捕获沿（Launch edge & Capture edge）

xilinx 7系列FPGA时钟篇(2)_时钟区域简介

上一篇咱们介绍了7系列FPGA的整体时钟架构，知道了FPGA是由很多个时钟区域组成，时钟区域之间可以通过Clock Backbone 和CMT Backbone来统一工作。本篇咱们就说一下时钟区域的内部结构。

价值1450元！Xilinx Zynq7010/20开发板免费申请

9月20日，米尔携手电子发烧友、电路城、面包板三大平台举办的MYD-C7Z010/20开发板试用活动正式上线啦！本次试用活动，是米尔回馈给各位电子工程师的重磅福利，只要您积极配合参与活动，价值1450元的MYD-C7Z010/20开发板试将免费赠送。

Python 浮点数的冷知识

上周的PyCoder's Weekly上分享了一篇小文章，它里面提到的冷知识很有意思，作者稍作补充，分享给大家。它提到的部分问题，读者们可以先思考下：若两个元组相等，即 a==b 且 a is b，那么相同索引的元素（如a[0] 、b[0]）是否必然相等？若两个对象的 hash 结果相等，即 hash(a) == hash(b)，那么它们是否必然相等呢？

利用Xilinx的DSP Supertile降低CNN50倍延时-腾讯联合Xilinx在FPL发表长文

在本文中，我们开发了一个 FPGA 加速平台，该平台利用统一的framework架构，在数据中心实现通用卷积神经网络（CNN）推断加速。为了克服计算限制，4,096个DSP阵列用于不同类型卷积的超级单元（supertile units, SU），其在500MHz下提供高达4.2 TOP/s 16位定点性能。