业界第一颗 Versal ACAP 到达 Xilinx 之后发生了什么？
ACAP 是一种高度集成的多核异构计算平台，可在软硬件两个层面随时进行更改，从而动态地适应数据中心、汽车、5G 无线、有线以及国防市场的广泛应用与工作负载需求。
Xilinx 创下新里程碑，Versal ACAP 开始出货了！
自适应和智能计算的全球领先企业赛灵思公司今天宣布已开始面向参与公司“早期试用计划”的多家一线客户交付 Versal™ AI Core 和 Versal™ Prime 系列器件。Versal 是业界首款自适应计算加速平台（ACAP），这是一款具有革命性意义的新型异构计算器件，其功能远超传统的 CPU、GPU 和 FPGA。
【分享】Ubuntun 16.04系统，Python2和Python3不兼容，导致PetaLinux 2019.1 执行"petalinux-config", 失败。
<font color="#FF8000">作者：hankf，Xilinx Employee</font>
<strong>Ubuntun 16.04系统，PetaLinux 2019.1 执行"petalinux-config", 失败。</strong>
<strong>1. PetaLinux 2019.1 执行"petalinux-config", 失败。</strong>
Linux_GUI加速(2)——Linux中的DRM-KMS分析
本篇主要以Xilinx的xc7z010 的SOPC（zybo的开发板）为硬件平台，在以下几方面介绍：以zynq 7000的逻辑资源（PL）搭建CRTC/Encoder/Connector硬件模块，以HDMI输出接口为例，介绍各个模块的接口特性；会先给出DRM+KMS驱动框架下的主要模块，并针对上述硬件子模块分析对应的内核驱动部分；
【下载】CTAccel 图像处理 (CIP) 加速器
CTAccel 图像处理 (CIP) 加速器是一款基于 FPGA 的图像处理加速解决方案，可通过将计算负载从 CPU 转移至 FPGA，显著提高图像处理及图像分析的性能。CIP 强大的处理能力可为数据中心带来极大的优势，可将图像处理吞吐量提高 3-7 倍，将计算时延缩短 3 倍，并可将总体拥有成本降低 3 倍。
为什么FPGA调试中双口RAM的读写冲突总是隐藏的很深很深？
双口RAM的读写冲突问题在FPGA调试中经常遇到......在初学FPGA调试中，常常为了所谓的省事，在写代码设计仿真阶段就忽略了双口RAM的读写冲突问题，导致在FPGA上板调试中浪费大量的时间。本文就针对以往出现的双口RAM读写冲突问题展开讨论，希望能够给大家提个醒。
ZYNQ开发（七）zynq AXI总线的简单介绍
AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。
学会Zynq（10）lwIP简介
从本篇开始，将花大量篇幅介绍Zynq在裸机环境下以太网的使用。裸机时最方便的就是使用SDK已经集成了的lwIP 1.4.1库，我们将先了解lwIP的相关知识，然后再以实例的方式学习TCP、UDP的程序设计方法。
【下载】自适应比特率视频转码解决方案
Xilinx、NGCodec 和 VYUSync 共同汇编了一款易于使用的高性能视频代码转换包，任何有 Ffmpeg 经验的人都可使用、评估。该解决方案可提供一个实时 H.264 至 HEVC 或 VP9 ABR 包，运行在采用 COTS PCIe 封装的高级 16nm UltraScale+ FPGA 上。
提升您的洞察力，SumUp 邀您共享京沪欢乐时光先于竞争对手发现投资主题！
洞察符合标准的红旗规则！
缩短语言差距！
大数据时代，赛灵思加速解决方案合作伙伴 SumUp Analytics 助力您从文档中高效提取、发现和验证各类重要信息。
2019 年 6 月 20 日和 25 日，SumUp 将在北京和上海两地分别举办用户见面酒会。 
设计技巧：在 Vivado Synthesis 中使用 SystemVerilog 接口连接逻辑SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改，则仅需更改接口即可。 
相约上海，Xilinx 将出席世界移动通信大会
赛灵思，全球5G射频和mMIMO 部署背后的动力引擎， 宣布将参加6月26日-28日即将在上海浦东新国际展览中心举行的2019 上海世界移动通信大会，届时赛灵思来自国内外的 5G 系统及市场专家将亲临现场， 并携两大最新5G 方案展示与中外参会者进行交流和演示。
Vivado设计锁定与增量编译（附工程）
为了某些端口信号的时序约束，可以采用Quartus工具把接口模块锁定在FPGA上的分配管脚的相应位置，这样在此基础上可以增加其它模块代码重新综合后，被锁定的接口模块是不会被改变的。这种方式在Vivado中也有，本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍，文中有对应工程的下载地址。
分析以下内容：拆箱 RF 分析仪工具第一部分
在上一篇博客中，我提到赛灵思已通过一个叫作 RF Analyzer 的工具在任何电路板上的任何器件上启用了 RF 数据转换器的调试功能。我现在将用接下来的两篇博文来拆箱此实用程序、查看其主要功能，并了解我们可以如何用它来管理 RF-ADC 和 RF-DAC 块。我还会讲讲如何用它来生成 RF-DAC 激励，以及如何查看和分析 RF-ADC 接收的数据。
基于FPGA的多通道同步实时高速数据采集系统设计
随着科学技术的快速发展，数据采集系统已广泛应用于航天、军事、工业、医疗等各个领域，尤其在高精度产品的检测和监控项目中发挥着至关重要的作用。在实际工程应用中，要求采集系统具有高速率、高精度、实时处理、系统稳定性好和通道数量多等特点。
基于FPGA单级CIC滤波器实现8倍抽取
在数字信号处理中，CIC滤波器是FIR滤波器中最优的一种，其使用了积分，梳状滤波器级联的方式。
CIC滤波器由一对或多对积分-梳状滤波器组成，在抽取CIC中，输入信号依次经过积分，降采样，以及与积分环节数目相同的梳状滤波器。在内插CIC中，输入信号依次经过梳状滤波器，升采样，以及与梳状数目相同的积分环节。
视频系列 27：Video Processing Subsystem IP 入门
赛灵思视频 Video Processing Subsystem IP 核是为了便于使用而被封装到单个 IP 中的一组视频处理 IP。该核是基于 HLS 的 IP。这就是说当您将 IP 添加到设计中后，此核用 C/C++ 编写，然后在后台由 Vivado 转换为 RTL（VHDL/Verilog）。
