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FIFO读数据异常分析

FIFO是FPGA设计中最常用的IP,读写时序相对简单,可能正是因为这个原因,通常不会去细读FIFO手册,具体怎么操作大概清楚,上手就写,一般不会出什么问题。最近却遇到读FIFO异常的情况,特意记录一下

电源管理系列 - PS:PS Power Islands

该视频介绍了 Power Islands 及其 API 的概念。

创建 PLM

以下是在 Vitis™ 软件平台中创建 Platform Loader and Manager (PLM) elf 文件的步骤。在 Versal™ 器件中,PLM 在 PMC 内执行,并用于引导 APU 和 RPU。

电源管理系列 - PS:Power Advantage Tool

Power Advantage Tool 用于监控设计中的功耗。本视频介绍了如何设置 Ultra96,并提供了在其他评估板上的设置链接。

课时1:Vitis HLS的工作机制——Vitis HLS教程

Vitis HLS是一个高级综合工具。用户可以通过该工具直接将C、 C++编写的函数翻译成HDL硬件描述语言,最终再映射成FPGA内部的LUT、DSP资源以及RAM资源等。

将时间敏感型网络推向工业 4.0 前沿

时间敏感型网络( TSN )是工业自动化领域的一项重大进步,通过标准以太网连接提供确定性的时间敏感型功能。TSN 能够确保大规模工业网络的数据在需要的位置和时间完成传送。

如何在VCK5000上实现超高效率的 AI 计算加速

在本次研讨会上,我们将详细介绍如何在AMD Xilinx VCK5000加速卡上实现超高效率的 AI 以及其他全线计算加速。

基于赛灵思的传感器融合方案

赛灵思作为可编程器件的领导品牌,在汽车电子系统,尤其在传感器融合方面提供了全面的方案。且待本文向您徐徐道来

功耗管理系列 - PS:电源管理功能

该视频介绍了处理系统电源管理功能,并概述了电源管理。

AI 引擎:AI 与信号处理的交汇点

在 AMD,我们对 Versal® ACAP 所搭载的 AI 引擎技术感到兴奋不已,因为在 AMD 和赛灵思服务的众多市场上,其对交付高性能自适应计算起到重要作用。