Elinvision采用赛灵思Zynq UltraScale+MPSoC强化3D骨科矫形足部扫描仪性能
judy 在 周一, 03/14/2022 - 16:35 提交
了解 Zynq Ultrascale+ MPSoC 的快速数据处理如何帮助 Elinvision 捕获人脚的准确测量值。
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探索面向 5G 无线和基础设施的高性能解决方案
judy 在 周一, 03/14/2022 - 10:21 提交
WWG（有线/无线通信部）执行副总裁兼总经理 Liam Madden 将与大家探讨如何灵活利用自适应计算提供的解决方案来适应 5G 基础设施的演进。
为什么FPGA在原型验证中越来越重要？
judy 在 周一, 03/14/2022 - 10:04 提交
本文将为大家介绍FPGA原型验证的魅力，以及贸泽电子在售的极具市场竞争力的FPGA产品和相关的开发套件。
DDR3读写时序
judy 在 周一, 03/14/2022 - 09:26 提交
DDR接口信号分为DDR对外接口信号、用户应用接口信号和读写控制信号。对外接口信号直接与DDR芯片连接，用户应用接口信号为DDR控制器IP输出信号
使用Model Composer设计PID控制器的Versal ACAP应用说明
judy 在 周五, 03/11/2022 - 17:23 提交
本文描述了针对Versal® ACAP的PID控制器设计与模型合成器。
Vitis 视觉库的 OpenCV 安装指南
judy 在 周五, 03/11/2022 - 10:04 提交
Vitis视觉库是一个FPGA加速视觉功能的集合，类似于OpenCV中的功能。虽然这些内核的实现并不依赖于OpenCV，但许多视觉库的功能都提供了示例设计测试平台，使用OpenCV来演示加速内核的功能。
FPGA开发中全局复位置位(GSR)简介
匿名 在 周五, 03/11/2022 - 09:37 提交
最近几天读了Xilinx网站上一个很有意思的白皮书，名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前设计中很少注意到的一些细节
任意重采样滤波器设计应用说明
judy 在 周四, 03/10/2022 - 16:54 提交
本文说明了在Xilinx® Versal® AI Core器件上实现任意重采样的情况，其中控制器在可编程逻辑中，而繁重的计算被映射到AI引擎中。
理解综合器警告信息帮助FPGA逻辑排故
judy 在 周四, 03/10/2022 - 14:59 提交
在本文中，我们以vivado自带综合器为例、以verilog为编程语言，看看如何理解和利用警告信息排除代码中的小bug。
FPGA设计之时序约束四大步骤
judy 在 周四, 03/10/2022 - 10:11 提交
本文章探讨一下FPGA的时序约束步骤