VCK5000 上的 Aupera ML 推断实现
judy 在 周一, 02/28/2022 - 09:21 提交
该视频介绍了 Aupera 和 Xilinx 在 VCK5000 卡上采用的这种实现方法，以实现完整的视频处理和 ML 推断管道，以及低延迟和高吞吐量的 AI 识别结果。
All node
【工程师分享】给Vivado Block Design的TCL脚本添加IP repository（仓库）路径信息
judy 在 周五, 02/25/2022 - 15:30 提交
在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。
SmartSSD 计算存储驱动器安装和用户指南
judy 在 周五, 02/25/2022 - 10:53 提交
本指南提供SmartSSD CSD存储加速器模块的安装和功能细节。
使用 VCK5000 的端到端开发流程
judy 在 周五, 02/25/2022 - 10:02 提交
VCK5000 开发卡是一款基于 Xilinx Versal 器件的强大加速卡，使用模式与传统 Xilinx Alveo 卡相似。在本视频中，我们将简要介绍在 VCK5000 上的 Vitis 开发步骤。
快速上手Xilinx DDR3 IP核（2）——MIG IP核的官方例程与读写测试模块（Native接口）
judy 在 周五, 02/25/2022 - 09:20 提交
在我心中，Xilinx是一家完美的公司，技术生态支持实在是做的太好了。Xilinx也知道我们不会用DDR3，所以提供了一个example design给你学习，怎么样？惊不惊喜？意不意外？
控制/数据层处理
judy 在 周四, 02/24/2022 - 16:10 提交
本演示视频主要演示运行在 Zynq UltraScale+ MPSoC 上的可编程逻辑的视频处理加速。此外，它还将演示 Xilinx 定向参考设计如何通过在 ZCU102 评估套件中快速启动并运行来缩短客户的设计周期。
在有限的时间内打造高质量的FPGA项目
judy 在 周四, 02/24/2022 - 15:42 提交
本文重点讨论工程师如何在限制质量问题的同时加速FPGA设计，从而缩短产品上市时间。这样，他们可以为客户提供更好的交付时间，从而在竞争中获得优势。
Xilinx 可变长度移位寄存器IP深度导致的延迟问题
judy 在 周四, 02/24/2022 - 10:30 提交
对于xilinx移位寄存器IP的使用而言，其内部为SLR16/SRL32实现。当位深小于32时，其可变延迟是正确的。当大于32，其可变延迟为相同延迟加1。
如何在VPK120上实现MRMAC以太网IP
judy 在 周四, 02/24/2022 - 09:45 提交
本文以MRMAC IP为例，并在以太网IP的GT配置那页，选择GTM和156.25MHz时钟。
入选 AAAI 论文的语义分割中跨数据集协同学习
judy 在 周三, 02/23/2022 - 17:12 提交
AMD-赛灵思 AI 团队的论文能在激烈竞争中突出重围，其中一定蕴含着独特的创新与价值。我们与论文第一作者、AMD-赛灵思 AI 团队算法工程师王莉深度对话，为大家带来这份独家的论文解析。