瑞苏盈科即将展示多款FPGA核心板/开发板
judy 在 周二, 06/22/2021 - 10:20 提交
瑞苏盈科(Enclustra)已确认参展ELEXCON 2021，即将展示FPGA核心板/开发板、FPGA IP核等技术新品，并提供全栈设计服务。欢迎莅临参观。
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Bluespec加盟Xilinx Partner Program，向Xilinx用户开放2款优化升级的RISC-V处理器IP
judy 在 周一, 06/21/2021 - 15:59 提交
Bluespec近日宣布已加入Xilinx Partner Program，并向Xilinx用户开放两款优化升级的RISC-V处理器IP。这两款RISC-V处理器系列是为了满足不同性能和资源的需求而定制的，可以在Xilinx的Vivado和Vitis环境下使用
【问答】Versal ACAP，APU - 当有逐出传输事务处于暂挂状态时，外部数据嗅探可能导致数据损坏
judy 在 周一, 06/21/2021 - 15:36 提交
如果 Arm Cortex-A72 处理器配置为向处于 UniqueClean (UC) 状态的缓存行发送逐出传输事务，那么 Cortex-A72 处理器可能返回陈旧数据并发出嗅探响应。
【视频】Versal Premium DCMAC：使用 100GE、200GE 或 400GE 演示 600G 集成以太网
judy 在 周一, 06/21/2021 - 10:24 提交
Versal Premium DCMAC 是一个集成块，可通过 100GE、200GE 或 400GE 的任何组合实现高达 600G 的以太网吞吐量。在本视频中，我们将简要介绍该模块的特性，并重点展示一些早期实验室测试结果。
SmartDV加盟Xilinx Partner Program！
judy 在 周一, 06/21/2021 - 09:38 提交
SmartDV™ Technologies宣布已于近日通过Xilinx官方审核，成为其Partner Program计划的一员。通过该计划，SmartDV Technologies 可以为Xilinx用户提供性能优越的各种Design IP产品。
【白皮书下载】具有小浮点的高性能神经网络 (v1.0)
judy 在 周五, 06/18/2021 - 10:21 提交
本白皮书介绍了一种7位小浮点（SFP）数字表示法，可以实现深度神经网络模型，其精度与INT8相同，但ResNet-50的性能高出60%。
【问答】Versal ACAP、APU - ELR 错误报告序列中加密指令之间的中断
judy 在 周五, 06/18/2021 - 09:54 提交
在 aarch32 模式下，如果执行的代码包含下面的加密指令序列，并且在执行第一条加密指令后立即断言并中断，ELR 会被记录为返回地址，产生的错误可能会导致数据损坏
【视频】自适应计算：加速世界
judy 在 周五, 06/18/2021 - 09:25 提交
变革性的高性能应用设计似乎令人望而却步，但凭借自适应计算，您可优化硬件以实现更高的效率，并以超出预期的速度将创新成果推向市场。本视频将为您揭晓...
【白皮书下载】边缘 ACAP 与 Versal AI Edge 系列 (v1.0)
judy 在 周四, 06/17/2021 - 15:31 提交
本白皮书介绍了Versal™ ACAP产品组合中的AI Edge系列，这是一种特定领域的架构（DSA），可满足在7纳米硅工艺中实现的系统的苛刻要求。
Xilinx Virtex UltraScale+ HBM VU37P 电源和时序
judy 在 周四, 06/17/2021 - 15:12 提交
Virtex® UltraScale+™ HBM 是 Xilinx 最新的 FPGA 系列之一。该系列适用于计算、存储和网络领域的高性能应用。该系列产品具有 Xilinx 产品中最高的片上存储密度，片上集成内存总容量高达 500 MB，高带宽内存 (HBM) 容量达 16 GB。此外，还支持 32.75 Gb/s 的 PCIe® Gen4 和收发器。