宏景智驾：借助Xilinx 车规级方案补齐高算力AI芯片非车规最后一块短板
judy 在 周二, 12/29/2020 - 15:11 提交
自动驾驶发展至今，在更加严格的安全等级和功耗成本限制下，实现高级自动驾驶，对充当自动驾驶“大脑”的域控制器提出了更高的要求。除了特斯拉等业界巨头，能够在这个领域落地的方案可谓凤毛麟角。而成立于 2018 年的宏景智驾，便是这个高级自动驾驶赛道的领先探险者之一。
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通过使用基于 PDN 共振峰的最坏情况数据模式来分析电源完整性对 FPGA DDR4 存储器接口中的信号完整性的影响
judy 在 周二, 12/29/2020 - 09:50 提交
在基于供电网络 (PDN) 的共振峰创建的布局前、布局后和系统验证数据模式中分析电源完整性对 FPGA DDR4 存储器接口中的信号完整性的影响。使用 FPGA 配置的矢量网络分析仪 (VNA) 测量 PDN 阻抗曲线。创建多个测试数据模式，以便将电源的电流频谱分量与 PDN 共振峰叠加在一起，并演练传输线多次反射累积效应
广岛大学:如何运用赛灵思 Alveo 加速器卡加速基于 AI 的医疗诊断
judy 在 周二, 12/29/2020 - 09:38 提交
广岛大学采用赛灵思 Alveo U250 加速器卡，加速了基于图像且以机器学习推断为特性的癌症诊断解决方案。让我们看看他们是怎么做的吧。
Vivado 开发教程(四) 行为仿真
guanxiao_505740 在 周二, 12/29/2020 - 08:56 提交
本文介绍如何在教程(三)基础上, 关联ELF输出文件并使用vivado对系统进行行为仿真。
TVM学习（四）codegen
judy 在 周一, 12/28/2020 - 15:15 提交
接着上一章继续深入代码，在BuildRelay中会调用Codegen函数。这个函数实现在src/relay/backend/graph_runtime_codegen.cc中。Codegen实现了内存的分配，IR节点到TIR节点的转换，tir图节点的一个调度优化。
PYNQ的常见问题
judy 在 周一, 12/28/2020 - 10:04 提交
PYNQ框架的设计初衷是通过高层次的封装，将底层硬件FPGA实现细节与上层应用层的使用脱耦，对软件开发者来说，PYNQ框架已经提供了完整的访问FPGA资源的library，让上层应用开发者通过Python编程就可以调用FPGA模块，不需要懂Verilog/VHDL硬件编程就可以享受FPGA可并行计算、接口可方便扩展和可灵活配置带来的诸多好处
如何调试 Zynq UltraScale+ MPSoC VCU DDR 控制器？
judy 在 周一, 12/28/2020 - 09:50 提交
Zynq UltraScale+ MPSoC VCU DDR 控制器是一款专用 DDR 控制器，只支持在 Zynq UltraScale+ MPSoC EV 部件上与 Zynq UltraScale+ MPSoC VCU（H.264/H.265 视频编解码器）连用。
因此，调试将不同于 MIG 等传统 Xilinx DDR 控制器。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第六章 FPGA片内RAM读写测试实验
judy 在 周一, 12/28/2020 - 09:30 提交
RAM是FPGA中常用的基础模块，可广泛用于缓存数据的情况，同样它也是ROM，FIFO的基础。本实验将为大家介绍如何使用FPGA内部的RAM以及程序对该RAM的数据读写操作。
使用赛灵思MATLAB & Simulink Add-on插件面向 Versal AI 引擎设计
judy 在 周五, 12/25/2020 - 17:09 提交
赛灵思 MATLAB & Simulink Add-on插件是将 ModelComposer 和 System Generator forDSP 完美结合的统一工具。它是一种基于模型的设计工具，帮助算法和 RTL /硬件开发者在 MathWorks Simulink® 环境中以赛灵思器件为目标，快速开展设计与探索。
Vivado 开发教程(三) 在SDK中创建应用工程
guanxiao_505740 在 周五, 12/25/2020 - 14:03 提交
本文介绍如何导出硬件平台, 并启动SDK开发应用程序及板级支持包(BSP)。