【视频】面向 EMR 和 EC2 的 Bigstream Spark 加速
judy 在 周一, 12/07/2020 - 11:40 提交
使用 Bigstream 将 Apache Spark 工作负载加速多达 10 倍
All node
如何调试 Zynq UltraScale+ MPSoC VCU DDR 控制器？
judy 在 周五, 12/04/2020 - 17:38 提交
Zynq UltraScale+ MPSoC VCU DDR 控制器是一款专用 DDR 控制器，只支持在 Zynq UltraScale+ MPSoC EV 部件上与 Zynq UltraScale+ MPSoC VCU（H.264/H.265 视频编解码器）连用。因此，调试将不同于 MIG 等传统 Xilinx DDR 控制器。
英文文档读不懂？Xilinx工程师帮你来翻译！
judy 在 周五, 12/04/2020 - 14:29 提交
不知道大家注意到了没有，赛灵思中文论坛多了一个新的板块。“赛灵思文档翻译理解”。看到这个名字大家会想，竟然有这么个专门的板块来翻译文档么？没错！各位小伙伴，今后我们这个板块就是专门来帮助大家翻译文档的。
DSP48E1详解（2）：简化DSP48E1片操作
joycha 在 周五, 12/04/2020 - 09:47 提交
DSP48E1片的数学部分由一个25位的预加器、2个25位、18位的补法器和3个48位的数据路径多路复用器(具有输出X、Y和Z)组成，然后是一个3输入加法器/减法器或2输入逻辑单元(参见图2-5)。使用2输入逻辑单元时，不能使用乘法器。
【下载】Vivado设计套件用户指南：编程和调试
judy 在 周四, 12/03/2020 - 15:02 提交
Vivado设计套件用户指南：编程和调试
【答疑】面向 Zynq UltraScale+ MPSoC/RFSoC 的设计咨询 - PS LPDDR4 DRAM 器件需启用 WDQS 控制信号
judy 在 周四, 12/03/2020 - 14:23 提交
JEDEC LPDDR4 规范 JESD209-4B 的最新发布版本引入了在每次写操作突发前后都将 DQS_c 驱动至高位并保持一段时间的要求（4.13 写操作和屏蔽写操作 DQS 控制信号（WDQS 控制信号）），其详情如下
利用AXI-DMA批量发送数据到DMA
judy 在 周四, 12/03/2020 - 09:52 提交
DMA中断实例化函数，将要配置的DMA信息先lookupConfig再进行CfgInitialize，DMA采用块模式（Block mode），如果是Sg模式，则配置失败。定时器初始化函数，传入参数有定时器结构、加载值，设备ID。
ZYNQ PS端IIC接口使用笔记
guanxiao_505740 在 周四, 12/03/2020 - 09:06 提交
ZYNQ7000系列FPGA的PS自带两个IIC接口，接口PIN IO可扩展为EMIO形式即将IO约束到PL端符合电平标准的IO（BANK12、BANK13、BANK34、BANK35）；SDK中需要对IIC接口进行初始化在黑金和米联的例程里为了方便用户使用，对IIC和外设设备分别创建了相应的文件方便用户开发。
Xilinx 宣布收购峰科计算，进一步提高软件可编程性并扩大开发者社区
judy 在 周三, 12/02/2020 - 14:42 提交
赛灵思公司今天宣布已收购峰科计算解决方案公司（ Falcon Computing Solutions ），这是一家为软件应用的硬件加速提供高层次综合（ HLS ）编译器优化技术的领先私人控股公司。此次收购将通过自动化硬件感知优化增强赛灵思 Vitis™ 统一软件平台，进一步降低软件开发者应用自适应计算的门槛。
DSP48E1详解（1）：7系列FPGA DSP48E1片的特点
joycha 在 周三, 12/02/2020 - 14:41 提交
在DSP48E1列中，级联各个DSP48E1片可以支持更高级的DSP功能。两个数据路径(ACOUT和BCOUT)和DSP48E1片输出(PCOUT、MULTSIGNOUT和CARRYCASCOUT)提供级联功能。级联数据路径的能力在过滤器设计中很有用。