版权声明：本文为博主原创文章，遵循 CC 4.0 by-sa 版权协议，转载请附上原文出处链接和本声明。
本文链接： https://blog.csdn.net/qq_37512669/article/details/90050552
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1
一、IP封装
1、打开Vivado，点击Create Project。
2、点击Next，在Project name中输入我们的项目名称：74LS00.
3、点击Next，默认勾选Do not specify…
4、点击Next，核对信息，然后点击Finish。
5、在空白工程中，左侧Flow Navigator中，选择PROJECT MANAGER下的Add Source。
6、这里选择的是Add or create design sources，让我们用来添加或创建Verilog或者VHDL代码，点击Next，然后Create File，在新对话框中File name中输入 four_2_input_nand。
7、完成上述操作，点击Finish，弹出Define Module对话框，直接跳过，点击OK，然后接着OK。
8、在源文件（.v文件）中添加源码，具体如下。
module four_2_input_nand#(parameter DELAY=10)(
input wire a1,b1,a2,b2,a3,b3,a4,b4,
output wire y1,y2,y3,y4
);
nand#DELAY(y1,a1,b1);
nand#DELAY(y2,a2,b2);
nand#DELAY(y3,a3,b3);
nand#DELAY(y4,a4,b4);
endmodule
9、点击Flow Navigator中的Run Synthesis，弹出选项默认设置，点击OK，结束后弹出对话框，确认无误点击Cancel。
10、点击Flow Navigator中的Settings选项，打开IP下的Packager，具体设置如下，完成点击OK。
11、进行封装，点击Tools下的Create and Package New IP一路默认Next。
12、选择上面的Include .xcl files，然后Next。
13、配置IP核参数，在Compatibility中点击+号，选测全部型号，点击OK。
14、进行Package IP操作，弹出successfuliy就成功了。
15、最后查看生成的IP核，在IP Catalog下。
16、下一次将介绍如何使用74LS00 为核心单元来搭建一个全加器。
