作者：whik1194，文章来源：CSDN博客
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常用学习网站
推荐几个非常不错的学习网站，包括基础语法学习、IP核下载、基本语法联系等
OpenCores：非常丰富的IP核资源，主要有通讯协议编解码、数学运算、处理器、DSP、存储器、测试验证、音视频等
asic-world：全套Verilog学习资料，包括入门指南、学习示例、问题解答、工具、书籍等。
chipverify：非常齐全的Verilog/SystemVerilog教程，但是有广告。
HDLBits：非常有名的Verilog练习网站，Verilog基本语法，组合逻辑，时序逻辑，仿真Testbench等。
HDL在线综合工具：可以将Verilog模块转换为门级电路。
fpga4fun：包括FPGA学习资料，多个实战项目，以及ISE、Quartus等常用开发环境的使用教程。
Cliff Cummings：Cliff Cummings大师的公开论文，他本身是Verilog standard制定成员之一，这里有他所有发表的paper。
Microchip仿真模型：Microchip官方提供的仿真模型，包括Microchip 所有存储器的Verilog仿真模型，可以用来仿真存储器驱动模块。
NANDLAND：FPGA、Veirlog、HDL学习资料和教程。
PLDTool：一款Xilinx FPGA/CPLD的独立编程工具，类似impact。
FPGA-FAQ：汇集了很多FPGA板卡的资料。
跨时钟域的处理办法：一篇介绍跨时钟域信号的处理器方法。
菜鸟Verilog教程：菜鸟网站的Verilog基础教程和高级教程，非常简洁。
矿板EBAZ4205：ZYNQ矿板EBAZ4205非常齐全的学习资料。
FPGA Dev：一位网友的FPGA开发笔记。
在线进制转换：支持小数。
常用的仿真工具
Verilog-XL ：这是市场上最标准的模拟器，因为这是签收模拟器。
NCVerilog ：这是编译的模拟器，其工作速度与VCS一样快，并且仍然保持Verilog-XL的签核功能。该模拟器在门级模拟方面非常出色。
VCS ：这是世界上最快的模拟器，这也是一个像NCverilog一样的编译模拟器。该模拟器在RTL仿真方面速度更快。关于这个模拟器的更多内容是直接的C内核接口，嵌入式的Covermeter代码覆盖率，与VERA和其他Synopsys工具的更好集成。
Finsim ：这是与Verilog-XL 100%兼容的模拟器，可在Linux，Windows和Solaris上运行。这是像VCS和NCVerilog一样编译的模拟器，但比VCS和NCVerilog慢。有100美元的版本，但我想知道这对学生有什么好处？
Aldec ：Aldec的这个模拟器支持VHDL，Verilog，SystemC，SystemVerilog，PSL。你给它命名，它就支持它。我无法验证SV测试平台的支持，除了其他所有内容看起来都与Modelsim相同。您甚至可以使用它来替换现有的 Modelsim/VCS/NCverilog 许可证。
Modelsim ：这是最流行的模拟器，它有非常好的调试器，它支持SystemC，Verilog，VHDL和SystemVerilog。
粉碎：混合信号（香料），Verilog，VHDL模拟器。
筒仓 ：我不知道是否有人在使用它，使用快速稳定。
Veritak ： Verilog HDL Compiler/Simulator 支持主要的 Verilog 2001 HDL 功能。它是完整的环境，包括VHDL到Verilog转换器，语法突出显示编辑器（Veripad），类层次结构查看器，多波形查看器，源分析器等 - 可用于Windows XP / 2000。如果您正在寻找具有非常好的GUI的快速verilog HDL模拟器，用于专业用途，同时保持极其便宜的价格，就是这样。您可以免费试用 Veritak 两周。这个模拟器的成本约为50美元。
MPSim ：Axiom的MPSim是一个集成的验证环境，将业内最快的模拟器与先进的测试台自动化，基于断言的验证，调试和覆盖率分析相结合。就个人而言，我已经看到这个模拟器比NCsim更快，它带有内置的Vera和SV支持。
VeriLogger Extreme ：高性能编译代码Verilog 2001模拟器。该模拟器具有非常易于使用的调试环境，其中包括内置的图形测试台生成器。可以将顶级模块端口提取到时序图窗口中，使用户能够快速绘制波形来描述输入激励。测试台自动生成，结果显示在时序图窗口中。
免费仿真工具：
Icarus Verilog ：这是最好的免费Verilog模拟器，它是模拟和合成工具。它作为编译器运行，将用Verilog（IEEE-1364）编写的源代码编译成某种目标格式。对于批处理模拟，编译器可以生成一个称为 vvp 程序集的中间形式。此中间形式由“vvp”命令执行。伊卡洛斯继续变得越来越好。Icarus 现在正被公司用作仿真器进行真正的设计工作，并且也开始被用作 Xilinx FPGA 流的合成器。我所有的教程都是在这个编译器上编译的。
Verilator ：Verilator是一个编译的基于周期的模拟器，它是免费的，但性能与商业产品一样快。
Cver ：Cver是一个解释性的Verilog模拟器。它遵循 1995 年 IEEE P1364 标准 LRM，并具有 Verilog 2000 P1364 标准的一些功能。虽然，由于它用于大型公司的设计流程，因此对P1364标准进行了各种更改，以匹配其他模拟器的结果。它实现了完整的 PLI，包括 Verilog 2000 LRM 定义的 PLI vpi_应用程序编程接口 （API）。
Verilogger ：评估版本是一个免费的1000行免费Verilog模拟器以及一个自动测试台生成工具。学生版起价为70美元，为期6个月。
Veriwell ：这是一个非常好的模拟器。支持 PLI 和 verilog 1995。
VCD查看器
Waview ：免费的多平台VCD波形查看器。
nWave ：最好的VCD查看器之一，支持大型VCD转储。
欠拖 ：欠拖波形查看器。
GTKWave ：免费软件VCD查看器，似乎比其他免费VCD查看器好得多。
Dinotrace ： 来自veritools的免费VCD查看器
WaveViewer ：SynaptiCAD的免费VCD查看器还支持模拟信号显示和SPICE导入。专有的压缩波形格式允许它将VCD文件压缩200倍，使其成为非常快速的查看器。
代码覆盖率工具
验证导航器：一个集成的设计验证环境，通过一套功能强大的一流工具管理HDL验证过程，可实现一致，易于使用和高效的验证方法。这些工具包括HDL检查，覆盖范围分析，测试套件分析和FSM分析。该环境包括一个可扩展的流管理器，可轻松合并自定义验证流。验证导航器支持 Verilog、VHDL 和混合语言设计，并与所有领先的仿真环境无缝集成。
SureCov ：设计当今芯片和半导体IP核的工程团队需要充满信心地了解功能测试套件在设计中的彻底程度。Verisity的SureCov以任何可用工具中最低的仿真开销测量FSM和代码覆盖率，并且无需更改源设计。SureSight图形用户界面准确地显示设计的哪些部分已被覆盖，哪些部分尚未覆盖。
代码覆盖率工具 ：一个免费的代码覆盖率工具。代码覆盖率工具是一种Verilog代码覆盖率分析工具，可用于确定测试套件对被测设计的覆盖率。
语法分析检查工具
Leda ：Leda是一个代码纯化工具，供使用Verilog®和VHDL硬件描述语言（HDL）的设计人员使用。Leda具有分析HDL代码预合成和预仿真的独特资格，并且与所有流行的合成和仿真工具及流程完全兼容。通过自动执行500多项语言语法、语义和可疑的综合/仿真结构设计检查，Leda可检测常见以及微妙且难以发现的代码缺陷，从而使设计人员能够专注于设计艺术。
HDLint ：用于VHDL和Verilog的动力全棉绒工具。
nLint ： nLint是一款全面的HDL设计规则检查器，与德彪西调试系统完全集成。
SureLint ：设计人员需要工具来分析和调试他们的设计，然后再与项目的其余部分集成。SureLint 提供有限状态机 （FSM） 分析、竞速检测和许多附加检查，是市场上最完整的棉绒工具。
其他
Teal：用于验证的开源c ++类库
Jove ： Java （TM） 平台的开放验证环境。Jove 是一组 Java API 和工具，用于使用 Java 编程语言对 ASIC 和 FPGA 进行 Verilog 硬件设计验证。Jove已经通过Synopsys VCS进行了广泛的测试，并在较小程度上通过GPL版本的cver进行了务实的CVER测试。
FSMDesigner ：FSMDesigner是一个基于Java的有限状态机（FSM）编辑器，它允许硬件设计人员以简单舒适的方式指定复杂的控制电路。图形 FSM 被转换为称为 fsm2 的专有状态/流表格式。它可以通过我们椅子上设计的名为fsm2v的编译器转换为高效且可合成的Verilog HDL代码。FSMDesigner基于Simple-Moore FSM模型，该模型通过使用部分状态向量作为输出来完全消除输出函数。
TestBencher Pro：从与语言无关的时序图生成总线功能模型和测试台。生成的测试台能够根据仿真响应应用不同的激励向量，以便测试台作为被测系统将在其中运行的环境的行为模型。为 Verilog、VHDL 和 SystemC 生成代码。
定时图绘制器Pro ：具有无与伦比的功能集的专业时序图编辑器。执行真正的全范围最小值/最大值时序分析，以帮助您查找并消除所有时序违规和争用条件。还会自动计算关键路径并针对收敛扇出进行调整。由于采用了各种图像捕获格式，将图表插入文字处理器是无痛的。
TimeGen ：TimeGen是一种工程CAD工具，允许数字设计工程师快速有效地绘制数字时序图。波形可以很容易地导出到其他窗口程序，如Microsoft Word，用于编写设计规范。与其他工具相比，TimeGen的价格更低。
WaveFormer Pro：从时序图生成VHDL，Verilog和SPICE代码，以及Patter Generator激励。从 HDL 仿真器、HP 逻辑分析仪、VCD 文件导入波形，或使用内置时序图编辑器绘制波形。自动确定关键路径，验证时序裕量，调整收敛扇出效应，并执行“假设”分析以确定最佳时钟速度。WaveFormer Pro 还允许您指定和分析系统时序，执行 RTL 级仿真，并直接从布尔值和注册逻辑方程生成可合成模型。
定时工具：TimingTool是一个免费使用的在线定时图编辑器。该工具提供了非常好的VHDL和Verilog测试台，无需下载或安装。
Perlilog ：Perlilog是一种设计工具，其主要目标是轻松集成Verilog IP内核，用于片上系统（SoC）设计。Perilog背后的理念是，IP核应该像一个黑匣子。将其用于特定目的应该与定义所需要求一样简单。连接磁芯，成为一个系统，应该像绘制框图一样简单。Perlilog是用Perl编写的，目前没有GUI。虽然系统包含的脚本相当复杂，但只需要普通的Perl知识即可使用其脚本功能。
