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在 SDAccel 框架中，应用程序在主机应用程序和硬件加速的内核之间分配，它们之间具有通信通道。使用 C/C++ 编写并使用 API 抽象（如 OpenCL）的主机应用程序在 x86 服务器上运行，而硬件加速的内核在赛灵思 FPGA 内运行。由赛灵思运行时 (XRT) 管理的 API 调用用于与硬件加速器通信。
赛灵思可编程器件含有数百万个逻辑单元 (LC)，集成了当前越来越多的复杂电子系统。本高层次生产力设计方法提供了在短设计周期内开发此类复杂系统的一套最佳做法。
PetaLinux 是一种嵌入式 Linux 软件开发套件 (SDK)，主要用于赛灵思 FPGA 基片上系统设计。本指南可帮助读者熟悉实现 PetaLinux 全面用途的工具。
赛灵思® UltraFast™ 设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每一个阶段的成功开展。依照这些步骤，并遵循最佳实践，将帮助您以最快的速度和最高的效率实现期望的设计目标。
Xilinx® UltraScale™ 架构包含高性能FPGA，MPSoC和RFSoC系列，可满足广泛的系统要求，其重点是通过众多创新技术进步来降低总功耗。
SDAccel™ 环境使用标准编程语言，提供开发和交付 FPGA 加速数据中心应用的框架。SDAccel 环境包括基于 Eclipse的综合开发环境 (IDE) 的熟悉的软件开发流程和能充分使用 FPGA 资源的架构最优化编译器。
本文详细介绍了 Alveo™ U280 数据中心加速卡，它是采用了 Xilinx® Virtex® UltraScale+™ 技术的标准 PCIe® (Peripheral Component Interconnect express) Gen3 x16 加速卡。
赛灵思 Alveo™ U280 数据中心加速器卡支持 PCI Express® Gen3 x 16 和 Gen4 x 8，配备 8 GB 高带宽存储器 (HBM2)，旨在加速计算密集型应用，如机器学习、数据分析和视频处理存储器限制、计算密集型应用包括数据库分析和机器学习推断
面向 Zynq UltraScale+ MPSoC 器件的 Xilinx® LogiCORE™ IP H.264/H.265 视频编解码器单元 (VCU) 内核能够以 60Hz 的像素对分辨率高达 4k 的视频进行同步压缩和解压缩。分辨率高出 4K 时，支持较低的帧速率。
本文档提供Alveo U50数据的硬件和软件安装过程。Alveo U50 卡采用赛灵思 UltraScale+™ 架构，率先使用半高半长的外形尺寸和 低于75 瓦的低包络功耗。该卡支持高带宽存储器 （HBM2），每秒100G 网络连接，并支持第四代 PCIe 和 CCIX 互联标准。通过支持标准的 PCIe 服务器插槽和仅为现有 Alveo 卡1/3的功耗， Alveo U50大幅扩展了自适应加速技术可以部署的范围，从而为要求严苛的计算、网络与存储工作负载带来了前所未有的高吞吐量与低延时。
Virtex UltraScale+ 可编程门阵列传输向导IP核可帮助配置一个或多个串行收发器。您可以从头开始，输入您的需求，并生成有效的配置。灵活的向导为收发器、配置选项和您选择的启用端口生成一个定制的IP核，
Xilinx Spartan-7 SP701评估套件包含评估和评估所需的所有硬件，工具和IP开发您的Spartan-7 FPGA设计。 本指南提供了运行SP701内置自检（BIST）的说明并安装Xilinx工具。
本文档描述了 Vivado 2019.1 中 PCI Express 内核的 UltraScale+ FPGA Gen3 集成块中集成的易用性特性。这些特性将在截图中详细介绍，以帮助用户更轻松理解其实现方案和用途。
近期有大量面向软件定义无线电 (SDR) 应用设计的新型 RF 采样数据转换器被开发出来，但是传统数据转换器使用的参数不能完整地特征化 RF 采样转换器。白皮书将一并介绍传统数据转换器和新型 RF 采样数据转换器的规格，同时提出适用于 RF 采样转换器的参数。
本指南适用于希望使用 SDAccel 开发环境创建 FPGA 加速应用程序的软件开发者和 RTL 设计师。它向开发者介绍了基于 FPGA 加速的基本概念，并描述了以最佳性能加速应用程序的逐步方法。
