2026年5月13日，IC设计验证领域的重要技术会议DVCon China在上海淳大万丽酒店圆满举办。中国数字EDA/IP龙头企业上海合见工业软件集团股份有限公司（简称“合见工软”）深度参与本次会议，分别在主题论坛、技术分论坛发表前沿技术演讲。同时，合见工软在展位进行了基于UVHS-2的混合仿真方案实物演示与第二代数字设计AI智能平台UDA 2.0的Demo演示，共同探讨AI时代的验证实践挑战。
范式转变
智能体AI重构EDA生态
随着人工智能的深入发展，AI已进入智能体时代，智能体AI正为芯片设计领域带来范式转变。与传统“AI+EDA”模式不同，EDA智能体摆脱了以EDA工具辅助、人工为主导的传统设计模式，将工程师从繁琐的实现细节中解放出来，使其能够专注于架构创新、战略规划及复杂决策等更高价值的工作。下一代EDA技术的竞争格局将取决于以AI为中心的技术突破。为此，合见工软副总裁吴秋阳在本次DVCon China 2026大会主题论坛上发表了题为“智能体AI时代下的芯片设计及验证转型”的重要演讲。
在演讲中，吴秋阳分析了当前产业面临的挑战，并围绕数字IC设计全流程智能体的演进、面向智能体的EDA底层架构变革、AI幻觉缓解以及支持智能体的EDA工具开发等关键问题，分享了合见工软的实践经验与创新解决方案。近年来，针对IC设计中的效率痛点，合见工软聚焦于智能体的运用，通过智能体AI重塑EDA工具链，有力推动了EDA从“工具自动化”向“工程师自动化的”飞跃，并构建了自主可控的生态体系，显著提升芯片研发效率。合见工软于今年3月发布的第二代数字设计AI智能平台UDA 2.0，是国内首款基于全部自主研发EDA架构上的领先智能体EDA工具，有效支撑了国产EDA实现技术突破，彰显了中国企业在“EDA+AI”领域的前沿探索实力。
吴秋阳在演讲中开篇指出，EDA产业的发展始终是与IC设计需求形成同频共振的，先后历经了“问题工具化”、“流程自动化”、“结果自动化”三次范式迭代。
随着芯片复杂度的指数级增长，传统EDA工具也在不断通过特定环节的自动化进行技术迭代，但本质上仍然依赖工程师通过GUI或脚本驱动。这种以人为中心的开发模式已经触及效率天花板。据统计，一款中等复杂度的SoC，流片周期长达2～3年，研发成本超1亿元人民币，痛点集中在工具执行的等待、人工调试的耗时，甚至是早期决策失误导致的大规模重做等方面。同时企业还经常要面临“产品快速上市不完善”与“高竞争力产品却因耗时错失市场机会”的艰难权衡。
智能体AI的崛起，为EDA产业带来了根本性的范式转变。与传统“AI+EDA”模式不同，EDA智能体摆脱了“工具辅助、人工主导”的传统设计模式，进化为具备自主规划、独立执行、自我反馈与迭代能力的决策中枢，能够将工程师从繁琐的实现细节中解放出来，使其能专注于架构创新、战略规划等更高价值的工作。
从行业动向来看，越来越多EDA企业已经认识到下一代EDA的竞争，将围绕AI技术的突破展开，国际巨头纷纷布局智能体领域。作为国产EDA龙头，合见工软也在抓紧这一战略窗口期，加速人工智能与EDA工具的深度整合，此前推出的UDA2.0平台即已实现从自然语言生成RTL、PPA优化到功能验证的全流程能力，凭借差异化创新在进口替代进程中抢占先机。
能力跃迁
从点辅助到全流程自治
然而，如何更好地实现此次EDA的范式转变依然存在诸多挑战。例如，如何彻底从点辅助转到全流程自治就是难点之一。在演讲中，吴秋阳深入分析了EDA智能体的演进路径，当前行业内的EDA智能体大多处于“点状辅助”阶段，仅能完成参数调优、脚本生成等孤立任务，缺乏跨工具、跨设计阶段的自主推理与协同能力。而实现全流程自主设计，是智能体AI在EDA领域落地的核心目标。
他进一步提出，要实现这一跃迁，需攻克三大核心科学挑战。一是要构建闭环反馈机制，实现“感知－决策－行动－反馈”的完整认知闭环，要求智能体能够高效解析EDA工具输出的复杂信号（如时序违规、DRC错误），并动态调整执行策略。二是要实现多智能体的协同，让逻辑设计、功能验证、物理实现、PPA优化等领域的专业智能体，在统一的架构下高效协作、避免目标冲突。三是要实现跨任务的泛化与经验迁移，让智能体能够将一种设计的优化策略，快速适配到新的设计场景中，减少重复开发。
针对这些难点，吴秋阳也分享了合见工软的实践经验与潜在解决方案：通过构建“生成—编译—反馈—修复”的闭环反馈迭代架构，让智能体主动解析确定性报告作为下一次决策的环境输入，有望将迭代效率提升数倍；采用分层任务分解与协商机制，在统一编排层下部署RTL、验证、实现、签核等专业智能体，可以在多智能体协作方面促进全流程的协同；通过迁移学习与元学习技术，将现有设计的优化策略编码为可重用的先验知识，有利于实现跨设计经验的快速迁移，在微调极少的情况下即可适应新设计。同时，考虑到芯片设计的零误差要求，合见工软建议采取“谨慎进化”路径，先聚焦AI 辅助调试，设计规范检查等闭环领域的自主任务，积累可信度后再逐步扩展至全流程自治。
架构革新
构建适配智能体的EDA底层体系
智能体时代的到来，不仅要求EDA工具能力升级，更对底层架构提出了全新要求。吴秋阳在演讲中强调，传统EDA工具历经数十年发展，架构设计以“人机交互”为核心，依赖Liberty、LEF/DEF、SDC等文件格式进行数据交换，API接口也主要面向工程师脚本编写，存在数据异构、接口僵化等问题，无法满足智能体对高频、低延迟、标准化数据访问及动态函数调用的需求，这成为制约智能体能力发挥的核心瓶颈。
“国产EDA要实现超越，就不能总是走‘me too’的老路，必须在架构顶层设计上具备前瞻性，从根源上适配智能体的发展需求。”吴秋阳表示。目前合见工软也正在从数据库、接口协议、引擎嵌入等多个维度，推动EDA底层架构的革命性变革。
在数据库层面，合见工软探索多种范式转变路径：一是采用统一的内存数据库，通过共享内存访问消除文件I/O瓶颈，提升数据交互效率；二是引入图数据库，实现电路的自然化表示，更契合智能体的认知逻辑；三是采用轻量级JSON封装（如MCP4EDA），降低智能体对数据的理解门槛。在接口协议创新方面，积极推广模型上下文协议（MCP）作为智能体与EDA工具通信的“通用语言”，推动商业工具开放更多可观测性接口，在保护核心IP的前提下，支持智能体的实时查询与事件订阅。此外，通过将仿真、调试等核心引擎直接嵌入智能体平台，绕过API桥接的 overhead，实现底层计算的直接驱动，大幅降低响应延迟。
破解AI幻觉
建立芯片设计质量保障防线
芯片设计对错误持“零容忍”态度，这与生成式AI固有的“幻觉”问题形成了尖锐的矛盾，是智能体EDA落地过程中必须解决的关键难题。吴秋阳在演讲中指出，生成式AI在芯片设计中可能产生致命幻觉，例如，逻辑层面的错误状态机转换、符号层面的信号名称/位宽/端口方向错误，以及知识层面的非标准Verilog语法使用等。而一次流片失败就可能造成数亿元损失，因此必须建立完善的质量保障体系（即使不能彻底消除幻觉，依然能够快速建立高可信度的“信任锚点”）。
针对这一矛盾，吴秋阳分享了合见工软的做法。例如，在事后检测层面，利用确定性EDA工具（如仿真器、STA工具），建立细颗粒度、快速响应、高覆盖率的“生成－验证”检查闭环，作为可靠的“幻觉检测器”。据此，合见工软构建了三层防护机制：一是通过快速编译与静态代码检查，可实现毫秒级语法/Lint检查；二是通过自动生成测试平台和断言，完成单元功能仿真，验证逻辑的正确性；三是在设计早期进行分钟级PPA估算，提前预判问题，防止误差传播。
在源头抑制层面，合见工软通过两方面的举措降低幻觉概率：一是将自然语言设计规范解析为SPL、有限状态机图、数据流图等结构化内部表示，引导大模型生成规范代码以减少错误；二是构建庞大的外部EDA知识库（RAG），为大模型提供可靠的上下文支撑，缩小解决方案空间，从根源上减少幻觉产生。
开启全新阶段
从智能辅助到智能体自治
吴秋阳总结指出，智能体AI时代，EDA产业正从“智能辅助”向“智能体自治”迈进，这不仅是技术的升级，更是芯片设计范式的根本性革新。作为国产EDA龙头，合见工软始终以“突破核心技术、构建自主生态”为目标，持续深耕“EDA+AI”前沿方向。
合见工软此前发布的UDA 2.0作为国内首款基于全部自主研发EDA架构上的领先智能体EDA工具，能够在接受工程人员设计需求和指导后自主完成RTL设计、验证、纠错与优化全流程任务，标志着国产EDA自主式智能体的时代全面开启。
面向未来，合见工软将继续聚焦IC设计的真实效率痛点，通过AI技术重塑EDA工具链，推动EDA从工具自动化向工程师自动化的飞跃，同时持续完善人机协作系统，明确人类与智能体的互补分工，构建“生成－测试－演化”的自动化闭环，为芯片设计范式转变提供坚实的技术支撑。
展位精彩演示
在大会现场，合见工软在展位上进行了一系列技术成果演示，吸引了大量参会观众驻足及了解。
基于合见工软UVHS-2的混合仿真方案实物演示：
合见工软推出的下一代全场景验证硬件系统UniVista Unified Verification Hardware System Gen2（UVHS-2），最大可级联高达192片AMD最新型号FPGA，为大规模 ASIC/SOC 软硬件验证提供多样化应用场景设计，可广泛适用于 AI 智算、数据中心、HPC 超算、智能驾驶、5G 通信、智能手机、PC、IoT 等各类芯片的开发过程。作为高效的软硬件验证解决方案，UVHS-2能够大幅缩短芯片验证周期，加速芯片上市进程。
针对复杂RISC-V SoC设计，纯RTL仿真速度缓慢、纯虚拟模型无法验证定制IP硬件时序的行业痛点，合见工软在展位上展示了基于全场景验证硬件系统UVHS-2打造的 Hybrid Emulation 混合仿真方案。
在实际演示中，该方案通过加载Timer硬件驱动实现对硬件定时器的精确控制，完成从Emulator外设配置、硬件中断信号触发，到Linux终端循环渲染 “小火车 (sl)” 程序的全流程验证，充分验证了从CPU调度、中断响应、外设驱动到总线桥接的完整SoC数据通路。该Hybrid方案让用户在流片前即可完成OS移植与驱动调试，大幅缩短产品上市周期（TTM）；同时提供从软件指令流到硬件信号级的全方位调试手段，兼顾软件开发的灵活性与硬件验证的严谨性。
第二代数字设计AI智能平台——智能体UniVista Design Agent (UDA) 2.0 Demo演示：
UDA 2.0是国内首款基于全部自主研发EDA架构上的领先智能体EDA工具，它能够在接受工程人员设计需求和指导后自主完成RTL设计、验证、纠错与优化全流程任务。
在本次DVCON China 2026大会上，合见工软在展位上演示了利用UDA 2.0自主生成2D卷积模块RTL和TB代码，并在此基础上进行仿真调试及代码纠错的过程。
随着智能体AI深度融入IC设计体系，合见工软的智能体UDA 2.0，已经从“Level 2：对话式 LLM 辅助工具”，演进到“Level 4：Agent 工作流 - 自主设计者”。UDA 2.0与上一代产品相比，其颠覆性突破在于构建了一个具备自主任务规划和执行、自动调用内嵌和外挂工具集完成闭环设计、验证与优化能力的Agentic AI系统。这一系统深度融合了大模型（LLM）与合见工软自研的EDA工具链（包含UVS+软件仿真、UVD+软件调试、UVSYN逻辑综合等），并将芯片设计行业知识深度融入Agentic AI系统中，实现了芯片设计从自然语言描述到高质量代码产出的一站式自动化。其核心价值并不在于单点效率优化，而在于通过智能体理解和规划任务，并通过设计、验证、调试、文档处理等多个智能体协同，直接调用底层EDA工具，通过迭代自主完成整个工作流程并自主修正和优化设计，将工程师从大量重复性工作中解放出来，使其能够更多聚焦于架构决策和创新性设计，从而使芯片的整体项目设计和验证效率实现指数级提升。
合见工软将始终坚持自主研发，开拓创新，建设生态，目标打造全国产芯片设计全流程解决方案，并提供世界一流水平的EDA产品，推动芯片产业高质量发展。
文章来源：合见工软