课时1：Vitis HLS的工作机制——Vitis HLS教程
judy 在 周六, 05/07/2022 - 09:51 提交
Vitis HLS是一个高级综合工具。用户可以通过该工具直接将C、 C++编写的函数翻译成HDL硬件描述语言，最终再映射成FPGA内部的LUT、DSP资源以及RAM资源等。
将时间敏感型网络推向工业 4.0 前沿
judy 在 周五, 05/06/2022 - 10:28 提交
时间敏感型网络（ TSN ）是工业自动化领域的一项重大进步，通过标准以太网连接提供确定性的时间敏感型功能。TSN 能够确保大规模工业网络的数据在需要的位置和时间完成传送。
如何在VCK5000上实现超高效率的 AI 计算加速
judy 在 周五, 05/06/2022 - 09:41 提交
在本次研讨会上，我们将详细介绍如何在AMD Xilinx VCK5000加速卡上实现超高效率的 AI 以及其他全线计算加速。
基于赛灵思的传感器融合方案
judy 在 周四, 05/05/2022 - 14:22 提交
赛灵思作为可编程器件的领导品牌，在汽车电子系统，尤其在传感器融合方面提供了全面的方案。且待本文向您徐徐道来
功耗管理系列 - PS：电源管理功能
judy 在 周四, 05/05/2022 - 10:28 提交
该视频介绍了处理系统电源管理功能，并概述了电源管理。
AI 引擎：AI 与信号处理的交汇点
judy 在 周五, 04/29/2022 - 14:34 提交
在 AMD，我们对 Versal® ACAP 所搭载的 AI 引擎技术感到兴奋不已，因为在 AMD 和赛灵思服务的众多市场上，其对交付高性能自适应计算起到重要作用。
揭晓| 硕果累累：AMD-赛灵思2021自适应计算挑战赛获奖公布
judy 在 周五, 04/29/2022 - 10:29 提交
此次大赛要求开发者们结合自身技术能力，综合运用 AMD-赛灵思自适应计算平台与 Vivado® ML、Vitis™ 统一软件平台以及 Vitis AI 开发环境，开发创新创意应用，解决现实问题。
Zynq SRIO枚举id方案设计
judy 在 周四, 04/28/2022 - 16:20 提交
本文使用zynq7045实现SRIO枚举功能，PL端有SRIO IP，只需要将AXI维护端口挂到AXI-GP接口上，PS软件就可以通过AXI总线访问SRIO IP实现枚举自动分配ID功能。
FPGA开发板vs原型验证系统
judy 在 周四, 04/28/2022 - 10:40 提交
市售常见的基于FPGA的平台产品包括FPGA开发板、FPGA原型验证系统。既然他们同样都是基于FPGA芯片设计的，为什么规模、功能、成本和价格上有非常大的差异？
Vivado 2021.2 字体大小等配置信息无法保存
judy 在 周三, 04/27/2022 - 14:42 提交
Ubuntu20.04LTS中使用Vivado 2021.2时，每次重启Vivado，文本编辑界面的字体大小就会变成默认大小。