高层次综合

oneAPI基础工具套件大大提升了硬件开发效率。它使得以SYCL(C++)编写的软件内核能够在FPGA硬件中快速实施，彻底改变了为FPGA开发IP模块的方式。

在 Vitis 应用加速流程中，在可编程逻辑中实现和最优化 C/C++ 语言代码以及实现低时延和高吞吐量所需的大部分代码修改操作均可通过 Vitis HLS 工具来自动执行。

为期2天的培训课程，介绍了基于Vitis HLS工具的综合策略、特性，如何最优化吞吐量、面积、延迟、接口创建、仿真代码编辑和编码注意事项；最终，还将通过基于图像处理的实际案例分享，给学员展示完整的Vitis HLS工程开发过程，以及如何进行有效的设计优化和调试。

本视频重点介绍了 Vitis™ 高层次综合工具的主要功能。

本视频将介绍Vitis HLS产品以及支持从基于C语言开始对FPGA进行编程的底层技术。

说起高层次综合技术（High-level synthesis）的概念，现在有很多初学者简单地把它理解为可以自动把c/c++之类地高级语言直接转换成底层硬件描述语言（RTL）的技术。其实更准确的表述是：由更高抽象度的行为描述生产电路的技术。

赛灵思公司今天宣布已收购峰科计算解决方案公司（ Falcon Computing Solutions ），这是一家为软件应用的硬件加速提供高层次综合（ HLS ）编译器优化技术的领先私人控股公司。此次收购将通过自动化硬件感知优化增强赛灵思 Vitis™ 统一软件平台，进一步降低软件开发者应用自适应计算的门槛。

高层次综合（High-level Synthesis）简称 HLS，指的是使用C、C++、System C 等高层次语言描述电路设计的逻辑结构，以及编写对应的测试激励，借助高层次综合工具，配合高阶约束文件及优化指令自动转换成低抽象级语言（VHDL/Verilog）描述的电路模型的过程。

实验中文件中包含一个矩阵乘法器的实现，实现两个矩阵inA和inB相乘得出结果，并且提供了一个包含了计算结果的testbench文件来与所得结果进行对比验证。