解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（三）
judy 在 周五, 09/08/2023 - 15:17 提交
Vivado综合工具支持多种属性设置，可以在RTL文件或XDC文件中进行设
XDC
解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（二）
judy 在 周四, 09/07/2023 - 17:11 提交
本文将介绍Vivado综合工具支持的常用属性设置，并给出了Verilog示例
解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（一）
judy 在 周三, 09/06/2023 - 09:34 提交
本文将介绍Vivado综合工具支持的常用属性设置
VIVADO的综合属性ASYNC_REG
judy 在 周四, 11/24/2022 - 15:57 提交
跨时钟域设计（CDC）是个老生常谈的问题，各种笔面试都很喜欢考。其场景很多很杂
如何通过 XDC 使用数据初始化 Block RAM？
judy 在 周五, 10/15/2021 - 09:28 提交
我们如何通过 XDC 使用数据初始化 Block RAM？
XDC约束中加入注释，为什么会导致该约束失效？
judy 在 周三, 09/22/2021 - 09:51 提交
在Vivado工程的调试中，xdc文件指定管脚后，我们偶尔会临时修改管脚位置，但之前的位置信息还想保留在xdc中，因此很多工程师就会选择将之前的管脚信息注释在修改位置的后面。比如下面的工程中，rxd_pin的位置本来是F25，我们需要临时改成E17，同时把F25注释到后面，表明这个位置之前是F25
【Vivado Design Suite用户指南】：使用约束（v2020.2）
judy 在 周一, 04/12/2021 - 16:03 提交
本文描述在Vivado®工具中使用Xilinx®设计约束（XDC）。XDC结合了行业标准的Synopsys设计约束（SDC）和Xilinx专有约束。创建XDC来定义时钟，I / O延迟和时序异常（如错误和多周期路径以及最小/最大延迟）的详细信息。
正则表达式在Vivado约束文件（xdc）中的应用（转）
匿名 在 周一, 01/04/2021 - 11:47 提交
我在xdc文件中匹配目标的时候，在可行的情况下更倾向于使用正则表达式。本文就介绍一下我常使用的正则表达式和一些在Vivado中应用的特殊之处，同时也有个别自己尚未解决的问题。
【 Vivado 】XDC文件的约束顺序
demi 在 周五, 02/28/2020 - 13:38 提交
由于XDC约束是按顺序应用的，并且基于明确的优先级规则进行优先级排序，因此必须仔细检查约束的顺序。如果多个物理约束发生冲突，则最新约束将获胜。 例如，如果通过多个XDC文件为I / O端口分配了不同的位置（LOC），则分配给该端口的最新位置优先。
Vivado使用技巧（29）：约束功能概述
judy 在 周二, 03/12/2019 - 09:31 提交
设计约束就是定义编译过程中必须满足的需求，只有这样才能保证在板子上工作时功能正确。但不是全部约束在所有过程中都会使用，比如物理约束只用在布局和布线过程中。Vivado工具的综合和实现算法时时序驱动型的，因此必须创建合适的时序约束。我们必须根据应用需求选择合理的约束，过度约束或约束不足都会造成问题