FPGA的综合和约束的关系
judy 在 周三, 07/03/2024 - 09:15 提交
为了仿真SystemVerilog网络列表，需要每个组件的仿真模型。目标ASIC或FPGA供应商将提供用SystemVerilog编写的仿真库
SystemVerilog
AMBA AHB总线
judy 在 周四, 01/04/2024 - 15:06 提交
本篇将带大家认识一下使用SystemVerilog描述的代码示例中的AHB总线信号接口以及工作时序。
验证必备：AMBA4 SystemVerilog Asseration
judy 在 周四, 05/04/2023 - 09:54 提交
今天给大家推荐下ARM自家所推出的BP063 AMBA4 SVA组件
Xilinx SystemVerilog 中的联合体 (union)
匿名 在 周五, 12/17/2021 - 10:23 提交
SystemVerilog 中新增了一种数据类型，即联合体。联合体支持您以多种不同方式来引用数据中的某一部分。本文将介绍联合体的使用方式以及综合工具针对联合体的处理方式。
使用SystemVerilog简化FPGA中的接口
judy 在 周一, 08/10/2020 - 09:58 提交
FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多
使用SystemVerilog简化FPGA中的接口
judy 在 周二, 07/21/2020 - 09:47 提交
FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多。但我们大多数的工程还是无法避免使用HDL来连接两个module
设计技巧：在 Vivado Synthesis 中使用 SystemVerilog 接口连接逻辑
demi 在 周五, 06/14/2019 - 10:12 提交
SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改，则仅需更改接口即可。
在 Vivado Synthesis 中使用 SystemVerilog 接口连接逻辑
judy 在 周五, 03/29/2019 - 16:31 提交
SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改，则仅需更改接口即可