对于7 系列 MIG DDR3 设计中须使用内部 VREF 或外部 VREF 的情形，是否有指南？

本节讨论 PS 和 PL 之间的连接，并探讨如何使用这些连接

传统的射频收发器采用的是外差式结构。发射或接收的模拟射频信号通过带有本地振荡器的混频器

在这篇 C++ 实现的第一篇文章中，我们开始针对卷积层的 C++ 实现

ADD 添加要合并的文件，第一个是fsbl的elf文件

未来面向边缘和云端无处不在的 AI 架构逐步走向统一与可扩展

本文介绍1G/10G/25G Switching以太网IP的手动和自动两种切换速率的原理和方法

Versal XPIO IOLOGIC 包含 IDDR、IFD、IDELAY、ODDR、OFD 和 ODELAY

本文主要介绍关于RF数据转换器的ADC状态指示函数的相关使用方法。

众所周知，中高端FPGA的电源中有两大耗电大户

最近在编写完FPGA逻辑，成功生成.bin文件后，发现将数据流文件烧写到Flash时间过长

AXI4 STREAM DATA FIFO也是一种先入先出形式的数据缓存队列

Soni 广泛地讲述了她丰富的职业旅程，以及 12 年来专注于颠覆性技术和建立初创公司的出色表现

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题

在FPGA开发调试阶段，经常遇到这样的情况，需要临时添加信号，观察信号变化

本文旨在提供发生 JESD204B 链路中断情况下的调试技巧简介

Zynq PS 实现了众多接口，既有 PS 和 PL 之间的，也有 PS 和外部部件之间的

本文主要介绍关于RF数据转换器的系统配置函数的相关使用方法。

本文介绍使用 FPGA 实现深度学习的技术

Vivado在打包IP核的时候提供了AXI4-Stream的接口，接下来分别例化两个IP