本文将无DDR固化的情况进一步进行介绍，讲解如何修改FSBL实现ZYNQ的程序固化

Vitis软件平台由适用于交互式工程开发的集成设计环境和适用于脚本化或手动应用开发的命令行工具组成

本文将讲述如何使用Verilog 编写一个基础的测试脚本（testbench）。

在vivado-Tool-setting-project-setting-synthesis路径下，设置 -mode out_of_context

Vitis HLS 2022.1新增了一个pragma名为performance，其施加对象是指定函数或循环

本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备

时序约束主要包括周期约束，偏移约束，静态时序路径约束三种

在不带内置ARM核的AMD FPGA产品系列中，FPGA的程序加载方式并没有发生大的变化

FPGA的底层资源主要有CLB基本逻辑单元、Block RAM、Distributed RAM(分布式)

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这篇文章将讨论 verilog 中一个重要的结构---- always 块（always block）。

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在数据中心和边缘运行的技术，如 AI 和视觉，具有与之相关的巨大内存和计算要求

在FPGA设计中，我们通常采用的都是“自顶向下”的设计方法，即现有顶层设计，再有细节设计。

全新的高能效 EPYC 嵌入式 9004 系列融入了嵌入式系统优化功能、更强的安全性和至多 96 颗核心的可扩展性

Vitis 库可在支持 AI 引擎的 Versal 器件上加速高级医疗成像在低时延情况下，提供高达 1000 FPS 的帧速率