本文阐述了如何构建包含多个NPU IP实例的VEK280参考设计，及如何用vart_ml_demo和x_plus_ml_app应用程序执行多个模型。

AMD EPYC（霄龙）处理器拥有出色的能效与性价比，可助力电信和网络行业发展。

在现代通信的研究中，模拟与数字领域始终存在显著的二元性。这两个领域均能够高效且高速地进行处理。然而，模拟信号具有近乎无限的精确度，但由于其本质

通过将 Spartan™ UltraScale+™ FPGA 与 HYPERRAM™ 存储芯片相结合，可为需要 I/O 扩展和电路板管理功能的应用提供一个稳定的平台。

本文详述了用VHDL编写、适用于FPGA的FIR滤波器电路。该组件通过并行接口从用户逻辑读取数据流和滤波系数，并输出滤波结果。

在ILA核中，通常使用通过添加Marker线观察信号长度，如图1所示。如果删除Marker线，选中要删除的线然后右键，选择Delete Marker

本文介绍福晞®软件的在线调试工具—— Debugware IP 的添加和手动例化使用方法

今天我们介绍一个硬核开源项目：FPGA-FOC，它使用 Verilog 在 FPGA 上实现了完整的 FOC 电机控制系统。

对于基于锁存器的设计，静态时序分析会应用一个称为时间借用的概念。本篇博文解释了时间借用的概念，若您的设计中包含锁存器且时序报告中存在时间借用，即可适用此概念。

SEM IP是一个非常‘安静’的IP。构建的时候，它的逻辑就是独立于用户系统设计的，并用区域约束做了一定的分割。对于它唯一的时钟信号，我们也是建议越独立越好。

作为机器人控制工程师，你有没有过这样的经历？明明反复调试了多个控制回路的 PID 参数，机器人的动作还是不够稳；机械臂在高速运动时抖动严重，轨迹跟踪总差那么一点；

本文我们介绍如何从Vivado ILA核将抓取到的数据导出为文件，并通过Matlab软件存为.coe文件。

AMD Vivado Design Suite 2025.2 版现已推出，不仅支持量产级第二代 Versal AI Edge 系列和第二代 Prime 系列自适应 SoC，还提升了 QoR 以及 Versal 设计的 RTL 灵活性

之前分享过一篇文章《FPGA 版本管理三种方式：你会选哪一种？》，评论区很多人都推荐使用Git进行版本管理，今天这篇文章主题就是使用Git进行备份指南。

AMD 嵌入式开发框架（ EDF ）是一个完整的开源环境，旨在帮助嵌入式工程师基于 AMD 自适应 SoC 高效评估、开发和部署应用。

在 FPGA 选型中，很多工程师会因为需要 16Gbps 的收发器而不得不选购昂贵的 Kintex 系列。但如果你的算法并不需要上百万的逻辑资源，这种为了带宽买逻辑的做法其实是巨大的成本浪费。

本文介绍了一种在两块zcu102开发板上实现GEM-GEM直连的一种方法。

理解信号的表示方法能够极大提升分析和设计数字通信系统的能力。我们需要多种便捷的数值数学框架来表示实际的射频、基带和噪声。

通过本文提供的方法，用户可以有效配置和测试Zynq MPSoC中的AXI超时模块，防止CPU挂死。

人工智能（AI）正迅速从数据中心走向现实世界，赋能于工业机器人、自动驾驶汽车，以及智能基础设施等。边缘设备已成为人工智能的新前沿