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PCIe迎来新时代——PCIe 6.0 标准公布

2019度PCI-SIG开发者大会这2天正在美国加州圣克拉拉举行,PCI-SIG今天又宣布了一个重大新闻:PCI Express® 6.0规范将计划在2021年发布,下一代PCIe技术将使数据速率再次翻倍,达到64 GT/s,同时保持与上一代的向后兼容性,并提供能效和经济高效的性能。

基于FPGA的多级CIC滤波器实现四倍抽取一

在实现多级CIC滤波器前我们先来了解滑动平均滤波器、微分器、积分器以及梳状滤波器原理。CIC滤波器在通信信号处理中有着重要的应用。

DAC 2019 | 西安交大获得DAC快速目标检测竞赛国内第一,全球第二

Design Automation Conference 自动设计大会是全球久负盛誉的产学研交流盛会,也是计算机学会推荐的A类会议之一。2019年第56届DAC大会在拉斯维加斯举行,Xilinx将平台升级到了支持Pynq框架的Ultra96,该平台搭载了Xilinx UltraScale+ ZU3器件。

Python 最抢手、Java 最流行、Go 最有前途,7000 位程序员揭秘 2019 软件开发现状

互联网的下半场,科技公司为面对更加严峻的竞争环境,越来越重视开源节流。而对于身处其中且撑起 IT 半边天的技术人,如今如何了?从技术角度来看,其又该作何改变顺应潮流?接下来,我们将从 JetBrains 最新发布的《2019 开发人员生态系统现状》报告中一窥究竟。

与调试 PCIe 链接训练相关问题的 (第一部分)

在使用 PCI Express IP 进行设计时,如果在第一次尝试与链接伙伴建立链接时就非常顺利,那是非常不错的。但是,有时链接不会那么顺利。成功的 PCI Express 链接是来自两个不同供应商的产品相互兼容的结果。如果链接失败,问题有可能出在任何一方。

关于P4编程语言的几个误区

近几年SDN之父Nick教授身体力行的开始改造OpenFlow,网络设备第一次和计算设备一样具有了可编程的能力。和OpenFlow刚刚面世一样,用于网络设备编程的P4编程语言也存在众多误解。本文的主要目的就是解惑P4编程语言的几个常见误区。

Proof of Life:Versal 诞生的证据

首先这将是一个由一系列视频所组成的连续剧,我们从看着第一颗芯片在台积电诞生,看着它坐上飞机,远渡重洋来到了硅谷,我们又跟着它的视角进入到了赛灵思的实验室......所有的工程师团队都围绕在它的身边,注视着它,直到它向世界说出它的第一句问候......

业界第一颗 Versal ACAP 到达 Xilinx 之后发生了什么?

ACAP 是一种高度集成的多核异构计算平台,可在软硬件两个层面随时进行更改,从而动态地适应数据中心、汽车、5G 无线、有线以及国防市场的广泛应用与工作负载需求。

【分享】Ubuntun 16.04系统,Python2和Python3不兼容,导致PetaLinux 2019.1 执行"petalinux-config", 失败。

<font color="#FF8000">作者:hankf,Xilinx Employee</font>

<strong>Ubuntun 16.04系统,PetaLinux 2019.1 执行"petalinux-config", 失败。</strong>

<strong>1. PetaLinux 2019.1 执行"petalinux-config", 失败。</strong>

提升您的洞察力,SumUp 邀您共享京沪欢乐时光先于竞争对手发现投资主题! 洞察符合标准的红旗规则! 缩短语言差距! 大数据时代,赛灵思加速解决方案合作伙伴 SumUp Analytics 助力您从文档中高效提取、发现和验证各类重要信息。 2019 年 6 月 20 日和 25 日,SumUp 将在北京和上海两地分别举办用户见面酒会。
【下载】CTAccel 图像处理 (CIP) 加速器

CTAccel 图像处理 (CIP) 加速器是一款基于 FPGA 的图像处理加速解决方案,可通过将计算负载从 CPU 转移至 FPGA,显著提高图像处理及图像分析的性能。CIP 强大的处理能力可为数据中心带来极大的优势,可将图像处理吞吐量提高 3-7 倍,将计算时延缩短 3 倍,并可将总体拥有成本降低 3 倍。

为什么FPGA调试中双口RAM的读写冲突总是隐藏的很深很深?

双口RAM的读写冲突问题在FPGA调试中经常遇到......在初学FPGA调试中,常常为了所谓的省事,在写代码设计仿真阶段就忽略了双口RAM的读写冲突问题,导致在FPGA上板调试中浪费大量的时间。本文就针对以往出现的双口RAM读写冲突问题展开讨论,希望能够给大家提个醒。

【下载】Skreens 个性化流媒体视频引擎

Skreens 是一款个性化的流媒体视频引擎,可为广播、企业协作、游戏、安全和数字媒体等产业实现创新的视觉体验。

学会Zynq(10)lwIP简介

从本篇开始,将花大量篇幅介绍Zynq在裸机环境下以太网的使用。裸机时最方便的就是使用SDK已经集成了的lwIP 1.4.1库,我们将先了解lwIP的相关知识,然后再以实例的方式学习TCP、UDP的程序设计方法。

相约上海,Xilinx 将出席世界移动通信大会

赛灵思,全球5G射频和mMIMO 部署背后的动力引擎, 宣布将参加6月26日-28日即将在上海浦东新国际展览中心举行的2019 上海世界移动通信大会,届时赛灵思来自国内外的 5G 系统及市场专家将亲临现场, 并携两大最新5G 方案展示与中外参会者进行交流和演示。

100小时实战修炼:Xilinx 暑期新工科人才培养行动开始报名赛灵思暑期活动又要开始了!!! 100 个小时的实战修炼!! 涉猎 AI、云加速、边缘计算等热门话题!! 国际最前沿的研究分享!!
设计技巧:在 Vivado Synthesis 中使用 SystemVerilog 接口连接逻辑SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是,您只需在接口中对引脚定义一次,之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改,则仅需更改接口即可。
Vivado设计锁定与增量编译(附工程)

为了某些端口信号的时序约束,可以采用Quartus工具把接口模块锁定在FPGA上的分配管脚的相应位置,这样在此基础上可以增加其它模块代码重新综合后,被锁定的接口模块是不会被改变的。这种方式在Vivado中也有,本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍,文中有对应工程的下载地址。

分析以下内容:拆箱 RF 分析仪工具第一部分

在上一篇博客中,我提到赛灵思已通过一个叫作 RF Analyzer 的工具在任何电路板上的任何器件上启用了 RF 数据转换器的调试功能。我现在将用接下来的两篇博文来拆箱此实用程序、查看其主要功能,并了解我们可以如何用它来管理 RF-ADC 和 RF-DAC 块。我还会讲讲如何用它来生成 RF-DAC 激励,以及如何查看和分析 RF-ADC 接收的数据。

基于FPGA的多通道同步实时高速数据采集系统设计

随着科学技术的快速发展,数据采集系统已广泛应用于航天、军事、工业、医疗等各个领域,尤其在高精度产品的检测和监控项目中发挥着至关重要的作用。在实际工程应用中,要求采集系统具有高速率、高精度、实时处理、系统稳定性好和通道数量多等特点。