在 FPGA 的神奇世界里，I/O 电平标准就像魔法咒语，掌控着芯片与外界交流的方式

在FPGA中实现浮点四则运算是一个复杂的任务，因为浮点运算需要特殊的硬件资源，涉及大量的逻辑和时钟周期。以下是浮点加、减、乘、除四种运算的实现过程及注意事项

<p><span style="text-wrap-mode: wrap;">紫光同创受邀参加</span><span style="text-wrap-mode: wrap;">西南地区“国产FPGA产学研融合研讨会”</span><span style="text-wrap-mode: wrap;">和</span><span style="text-wrap-mode: wrap;">中山大学第二届集成电路工艺与测试实验教学研讨会</span></p>

本文最初是介绍IDDR的，但在介绍IDDR这些原语之前，还需要了解一下7系列FPGA bank的分类和区别

AMD-Xilinx 的 Vivado 开发工具具有很多方便FPGA开发功能，我最喜欢的功能之一是block design的设计流程

随着数据中心、高性能计算机、医学成像、精确布局线迹、专用 PCB 材料、外形限制以及热管理等应用的扩展，对 FPGA 的需求也在不断上升

本文通过对手册的解读，对axi _lite协议进行讲解，通过一些时序图，加深对信号变化的理解。

二十多年来，英特尔一直是数据中心 CPU 市场无可争议的领导者。英特尔的 Xeon 处理器为绝大多数服务器提供动力，而 AMD 的处理器在七八年前仅占据个位数的市场份额

今天分享下数字信号处理中的“有限字长效应”。

信号失真是指信号在传输或放大过程中，输出信号的波形与输入信号的波形不一致，导致信号的幅度、频率或相位发生变化的现象

IDR的全称是Intelligent Design Runs，在阐述what和how之前，我们先来了解一下why，即在Vivado工具中引入这个流程的背景和目的

本文详细介绍了S7t-VG6 VectorPath加速卡的特性和功能

ISP（Image Signal Processor）我介绍了很多了，大家可以先看下面的文章，了解基本概念

Xilinx官方提供了两个用于开发JESD204B的IP，其中一个完成PHY层设计，另一个完成传输层的逻辑，两个IP必须一起使用才能正常工作

今天我们以一个端到端的例子来演示在Petalinux使用过程中，如何给u-boot的源码生成patch并在Petalinux中编译。

在mig使用的过程中，总会遇到各种各样的问题。总结起来也就是几种常见的问题，在上板测试的过程中注意到这些细节，一般都可以达到事半功倍的效果

远程调试在整机调试时是很有必要和方便的，今天带给大家一个通过无线wifi下载调试fpga的一种方法

中科亿海微期待以联合实验室为切入点，双方能够基于行业发展趋势和人才培养目标，共赴未来，赋能核心技术研发，推动产品创新突破，集智攻关，共创辉煌。

本文配置JESD204B PHY的参数，分析其示例工程，并且对该IP进行仿真，由于该IP只是物理层，并没有上层协议，因此与GTX/H其实没有太大区别。

Basler视觉方案利用 FPGA处理流程简化了这一过程，通过直接在FPGA上运行Blob分析，提高了方案的实时性能