Vivado 综合阶段什么约束生效？
judy 在 周六, 04/02/2022 - 09:32 提交
在Vivado或其他综合工具（如Synplify）上，综合阶段需要添加什么约束呢？
All node
使用 Python 调试 PCIe 问题
judy 在 周五, 04/01/2022 - 14:28 提交
本篇博文提供了一个示例，用于演示如何使用 Python 脚本调试赛灵思 PCIe 设计。此处提供的技巧可应用于所有设计，而非仅供 PCIe 专用。
Vitis HLS 2020.2 怎么查看资源的利用率（占用率）？
judy 在 周五, 04/01/2022 - 11:00 提交
请问下截图所示的是不是指内核所需要使用的硬件资源比例？ 遇到下面的报错时，该如何排查和避免问题呢？
基于MATLAB的混频测试
judy 在 周五, 04/01/2022 - 10:34 提交
本文介绍MATLAB的混频测试
Versal HBM 系列：推出业界首款具有集成高带宽内存 (HBM2e) 的 Versal ACAP
judy 在 周五, 04/01/2022 - 09:47 提交
该视频展示了即将推出的业界首款 Versal HBM 设备的稳健性，并展示了 HBM 堆栈在芯片上的高带宽利用率。
如何通过生产就绪平台快速构建和部署自适应边缘视觉应用
judy 在 周四, 03/31/2022 - 17:20 提交
本文将介绍 Xilinx 提供的灵活系统级模块 (SOM) 解决方案，开发人员能用它来快速实现边缘部署的智能摄像头解决方案。
Vitis HLS命令
joycha 在 周四, 03/31/2022 - 10:49 提交
vitis_hls 命令默认以 GUI 模式打开。要查看哪些选项可用于vitis_hls，可以使用-help选项
FPGA便捷开发-TCL商店（开源）
judy 在 周四, 03/31/2022 - 09:12 提交
在IC领域中常用的脚本有Tcl、Perl、Shell、Python等，在这些脚本里面，Tcl（“工具命令语言”）由于其语法简单，易上手等特点，在FPGA开发中越来越受到重视。
UltraFast 设计方法快捷参考指南
judy 在 周三, 03/30/2022 - 14:36 提交
本快捷参考指南重点介绍了关键的设计方法步骤，有助于更快达成系统集成与设计实现，从而利用赛灵思器件与工具最大限度创造价值，同时也提供了相关辅助资料的链接。
Vitis HLS工具中使用模数运算符的注意事项
judy 在 周三, 03/30/2022 - 10:43 提交
当试图在Vitis HLS工具中编写高效的C++时，你需要谨慎使用模数运算符。这是因为C = A % B等同于C = A - B * (A / B)。换句话说，模运算符在功能上等同于三种操作