UltraFast 设计方法是由赛灵思推荐的一套最佳实践，旨在最大限度提升生产力，并减少复杂系统的设计迭代，面向系统包括嵌入式处理器、模拟与数字化处理、高速连接，以及网络处理。
本快捷参考指南重点介绍了关键的设计方法步骤，有助于更快达成系统集成与设计实现，从而利用赛灵思器件与工具最大限度创造价值，同时也提供了相关辅助资料的链接。本指南中涵盖的主要设计任务包括：
请参阅赛灵思 documentation Navigator 工具（DoCNav）中提供的《UltraFast 设计方法：系统级设计流程》，以获取指向所有设计中心和特定辅助资料的链接。
在下文中，我们摘录了本参考指南的部分内容。如果您希望查阅完整版内容，请至文末点击链接进行下载。
开发板和器件规划
PCB 设计师
检查关键接口
●确认器件朝向与关键接口
检查 PCB 布局
●按存储器接口与收发器检查表执行检查
●遵循 PCB 布局现已，包括内部热处理解决方案、布局和安装
●确保最终 FPGA 管脚由 FPGA 设计人员验收
审核原理图
●完成 PCB 检查表审核
●确认 PDS、去耦电容器和配置连接
●确认配置前、配置中和配置后的 I/O 状态
制造并测试
●使用测试 I/O 工程验证配置序列、电源和 I/O 性能
FPGA/SoC 设计师
分析器件的管脚分配
●检查收发器与绑定的 I/O 位置
●检查 SSI 技术 I/O 管脚分配
●确认器件朝向与关键接口
定义关键接口的 I/O 管脚
●创建 I/O 管脚分配工程
●定义并确认存储器控制器、GT 以及 PCIe 技术位置
●确立时钟骨架
●最大限度缩短已连接的 IP 间的布局规划距离
定义最终管脚分配
●将接口工程合并为最终 I/O 工程
●确认 DRC 和 SSN
●实现设计以检查时钟域 I/O 规划
●采用最终 I/O 工程开展量产测试
估算功耗
●使用 XPE 确定功耗预算，并使用 DELPHI 模型执行热处理解决方案
●利用此前设计知识应用反转率
设计输入和设计实现
逻辑设计师
定义理想的设计层级
●定义相关层级，帮助开展全局布局与布局规划
●在顶层附近插入 I/O 与时钟组件
●在主要层级边界处添加寄存器
●生成 IP 并审核目标器件利用率
构建并确认 RTL 子模块
●确保设计符合 RTL 编码指南
●在 DSP 与存储器周围添加足够的寄存器
●只在必要时使用控制信号
●使用综合属性控制最终逻辑映射
●创建简单时序约束，审核估算时序与含过多逻辑层的地址路径
●审核综合日志文件、利用率报告及细化视图，找出次优映射
●运行方法论与 RTL 检查，复查问题
●在非关联（OOC）模式下实现子模块，将时钟周期收紧 5% 到 10% 并确认实现的性能
●对比原预算审核利用率与功耗
●开展设计仿真，确认功能性
组件并确认顶层设计
●综合顶层 RTL 设计并解决所有连接问题
●设计顶层利用率与时钟准则
●创建并确认顶层约束
●迭代 RTL 与约束，解决方法论和 DRC 问题，满足时序
●下一步即执行实现
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