如何快速切入全新百亿美元市场
judy 在 周六, 10/09/2021 - 09:54 提交
如今的电子领域创新可以说是层出不穷，特别是 AI 领域更是精彩纷呈。开发者时常会有一些创新算法出来，而前面提到的硬件平台常常不能满足新算法的需求，因此，开发者要么修改他们的算法，要么更改硬件平台。这样创新的步伐不得不放慢下来。那么有没有这么一个平台呢？
All node
挑战赛宣讲: Xilinx Kria KV260 线下实践
judy 在 周六, 10/09/2021 - 09:33 提交
赛灵思软件与AI市场部高级Vitis AI 技术专家在成都·赛灵思应用创新中心为大家进行一场针对热门赛道Xilinx Kria KV260 的线下培训，开发者可以通过专家讲解和在现场上手实践来更加深入地了解产品性能、优势以及基于此构建可实施的创新型应用。
在高速网卡中实现可编程传输协议
judy 在 周五, 10/08/2021 - 15:42 提交
本文通过设计Tonic（一种用于传输逻辑的灵活硬件架构）来实现高速网卡中的可编程传输协议。在100Gbps的速率下，传输协议必须每隔几纳秒在NIC上仅使用每个流状态的几千比特生成一个数据段。通过识别跨不同传输协议的传输逻辑的通用模式，我们为传输逻辑设计了一个高效的硬件“模板”，该模板在使用简单的API编程的同时可以满足这些约束。
AnDAPT推出面向Xilinx Artix和Kintex FPGA/SoC设备的电源解决方案
judy 在 周五, 10/08/2021 - 10:11 提交
AnDAPT采用集成、灵活和可编程AmP电源管理IC来支持为Xilinx Kintex和Artix FPGA以及子系列产品设备供电。
Vivado时序收敛技术（二） 时序违例的根本原因及解决方法
judy 在 周五, 10/08/2021 - 09:58 提交
本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
BitGen - 输出文件解释 (.bit, .rbt, .bgn, .drc, msk, .ll, .nky, .rba, .rbb, .rbd, .msd, .bin)
judy 在 周五, 10/08/2021 - 09:41 提交
BitGen 的输出文件有什么用处，什么时候会生成这些文件？
灯光、摄像头、拍摄： Xilinx 为索尼新一代直播制作视频切换台提供支持
judy 在 周四, 09/30/2021 - 14:25 提交
赛灵思今日宣布，其现场可编程门阵列（ FPGA ）和自适应片上系统（ SoC ）器件正为一系列索尼电子产品提供支持，用于专业音视频（ A/V ）应用，包括最新 XVS-G1 4K 直播制作切换台。赛灵思与索尼强强联手，借助双方前沿技术共同打造世界上最先进的音视频产品，用于拍摄和转播全球现场活动。
开发者分享 | 10行代码轻松在ZYNQ MP上实现图像识别
judy 在 周四, 09/30/2021 - 11:19 提交
如今各种机器学习框架的普及使得个人搭建和训练一个机器学习模型越来越容易。然而现实中大量的机器学习模型训练完后需要在边缘端部署，那么我们看看借助Xilinx Vitis-AI工具，如何仅仅使用10行代码，就能在ZYNQ MP器件上部署深度学习模型实现图像分类。
【工程师分享】保留VCU解码图像buffer和增加buffer个数的办法
judy 在 周四, 09/30/2021 - 09:55 提交
有些产品中，使用VCU解码图像后，还需要做一些特殊的处理。如果直接把地址传递给特殊处理模块，大多数情况运行正常，有时会发现数据错误。这个问题，是因为显示函数释放buffer造成的。解码前，解码器从buffer管理模块申请buffer。
Vivado ECO实例教程一 增加LUT（GUI操作)
judy 在 周四, 09/30/2021 - 09:38 提交
本篇文章我们以Vivado的wave_gen工程为例，来看下如何通过ECO来增加一个LUT，并对内部信号实现取反的功能。