2018.2 Ultra96：从 Matchbox 桌面关断 PetaLinux BSP，无法关断电路板
judy 在 周五, 12/25/2020 - 10:20 提交
使用 2018.2 Ultra96 PetaLinux BSP 构建图像时，如果我在 Matchbox 桌面点击关断图标，电路板不关断。服务器窗口会关闭，屏幕变为空白，但电路板还在运行。
All node
【ZYNQ Ultrascale+ MPSOC FPGA教程】第四章 PL的LED实验
judy 在 周五, 12/25/2020 - 09:56 提交
在本例程中，我们要做的是LED灯控制实验，每秒钟控制开发板上的LED灯翻转一次，实现亮、灭、亮、灭的控制。会控制LED灯，其它外设也慢慢就会了。
【下载】H.264/H.265 视频编解码器单元解决方案
judy 在 周四, 12/24/2020 - 12:02 提交
本文描述了用于 Zynq® UltraScale+™ MPSoC 的 Xilinx® LogiCORE™ IP H.264/H.265 视频编解码单元 (VCU) 内核。以60帧/秒的速度压缩/解压分辨率高达3840×2160 px的同步视频流。
Xilinx异步FIFO的大坑
joycha 在 周四, 12/24/2020 - 11:46 提交
FIFO是FPGA处理跨时钟和数据缓存的必要IP，可以这么说，只要是任意一个成熟的FPGA涉及，一定会涉及到FIFO。但是我在使用异步FIFO的时候，碰见几个大坑，这里总结如下，避免后来者入坑。
Matlab高效编程技巧
judy 在 周四, 12/24/2020 - 10:21 提交
用过Matlab的同学应该都知道，Matlab的慢是出了名的，但是再慢也有优化的方式，下面我们给出几个Matlab编程中常用的优化技巧。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第五章 Vivado下PLL实验 ALINX
judy 在 周四, 12/24/2020 - 10:02 提交
很多初学者看到板上只有一个25Mhz时钟输入的时候都产生疑惑，时钟怎么是25Mhz？如果要工作在100Mhz、150Mhz怎么办？其实在很多FPGA芯片内部都集成了PLL，其他厂商可能不叫PLL，但是也有类似的功能模块，通过PLL可以倍频分频，产生其他很多时钟。本实验通过调用PLL IP core来学习PLL的使用、vivado的IP core使用方法。
Vivado 开发教程(二) 使用IP集成器
guanxiao_505740 在 周四, 12/24/2020 - 09:42 提交
本文介绍如何在 vivado 开发教程(一) 创建新工程 的基础上, 使用IP集成器, 创建块设计。
FPGA做便携消费电子：全民Pro！
judy 在 周三, 12/23/2020 - 17:30 提交
随着全球数字化高速发展、网络提速、带宽升级，用户触媒习惯越发从二维世界的图文走向三维空间的视频。最新《中国在线直播行业研究报告》显示，2020年中国在线直播行业用户规模有望达到5.26亿人，市场规模将突破9000亿元。如此激增的规模推动着从前独属专业媒体的视频直播正在走向更广阔的受众。
赛灵思技术日开启报名！
judy 在 周三, 12/23/2020 - 10:55 提交
2020年渐入尾声，经历了不同寻常的这一年，人们早已习惯了学习、工作和生活的全面“线上化”。新年伊始，在做好充分防疫措施的情况下，赛灵思特别为大家准备了两场久违的线下技术分享活动——赛灵思技术日（北京 & 成都）。
计算的安全和快速，我全都要！
judy 在 周三, 12/23/2020 - 10:44 提交
我们很高兴地宣布，赛灵思已于近日加入保密计算联盟（ CCC ），致力于将保密计算扩展至加速器和 SmartNIC 领域。到底什么是保密计算联盟？赛灵思又为何会加入保密计算联盟呢？让我们先来了解一下吧！